JPH073831Y2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH073831Y2 JPH073831Y2 JP7813289U JP7813289U JPH073831Y2 JP H073831 Y2 JPH073831 Y2 JP H073831Y2 JP 7813289 U JP7813289 U JP 7813289U JP 7813289 U JP7813289 U JP 7813289U JP H073831 Y2 JPH073831 Y2 JP H073831Y2
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- JP
- Japan
- Prior art keywords
- terminal
- voltage
- integrated circuit
- output
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Bipolar Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】 産業上の利用分野 本考案は電源用集積回路に関し、特に内部で発生する基
準電圧と出力電圧を比較増幅する差動増幅器の出力電圧
比較用入力端の導出構造及び差動増幅器をコンパレータ
として使用する時、ヒステリシス特性を持たせるように
した電源用又はハイサイドスイッチに関する。
準電圧と出力電圧を比較増幅する差動増幅器の出力電圧
比較用入力端の導出構造及び差動増幅器をコンパレータ
として使用する時、ヒステリシス特性を持たせるように
した電源用又はハイサイドスイッチに関する。
従来の技術 従来、この種の集積回路は、第６図の破線内ICに示すよ
うに、入力端子１と出力端子２の間に直列制御用PNPト
ランジスタＱが接続され、内部基準電圧源VRと、出力端
子２とGND端子３間に設けられた分圧抵抗用R1とR2の中
点電位とを比較増幅する、各々が逆相入力端（−）と正
相入力端（＋）に接がれた差動増幅器OPを有し、集積回
路ICの外部には、端子1,3間に入力電源Vi及び端子2,3間
には平滑用コンデンサC1が接がれ、差動増幅器OPの両入
力端間の電圧差に応じた差動増幅器OPの出力で直列制御
用PNPトランジスタＱを制御して、出力端子2,3間の出力
電圧VOを一定に保つ構成となっていた。
うに、入力端子１と出力端子２の間に直列制御用PNPト
ランジスタＱが接続され、内部基準電圧源VRと、出力端
子２とGND端子３間に設けられた分圧抵抗用R1とR2の中
点電位とを比較増幅する、各々が逆相入力端（−）と正
相入力端（＋）に接がれた差動増幅器OPを有し、集積回
路ICの外部には、端子1,3間に入力電源Vi及び端子2,3間
には平滑用コンデンサC1が接がれ、差動増幅器OPの両入
力端間の電圧差に応じた差動増幅器OPの出力で直列制御
用PNPトランジスタＱを制御して、出力端子2,3間の出力
電圧VOを一定に保つ構成となっていた。
考案が解決しようとする課題 ところで、上記従来の電源用集積回路ICは、分圧用抵抗
が内臓され、出力電圧（VO）は、 に固定され、又回路構成的に高効率電源であるチョッパ
型スイッチング電源に酷似しているにも拘らず、チョッ
パ型スイッチング電源を構成すること，又はハイサイド
スイッチとしての使用が不可能という欠点があった。
が内臓され、出力電圧（VO）は、 に固定され、又回路構成的に高効率電源であるチョッパ
型スイッチング電源に酷似しているにも拘らず、チョッ
パ型スイッチング電源を構成すること，又はハイサイド
スイッチとしての使用が不可能という欠点があった。
課題を解決するための手段 本考案では前記欠点を解決すべく、基準電圧VRと出力電
圧VOを比較増幅する差動増幅器OPの外部入力端である正
相入力端（＋）を、直接に外部に導出又は分圧用抵抗R
1,R2の中点に接続、分圧用抵抗R1の他端を外部に導出す
るとともに、差動増幅器OPをコンパレータとして使用し
たとき、ヒステリシス特性を付加し得る回路構成をとっ
ている。
圧VOを比較増幅する差動増幅器OPの外部入力端である正
相入力端（＋）を、直接に外部に導出又は分圧用抵抗R
1,R2の中点に接続、分圧用抵抗R1の他端を外部に導出す
るとともに、差動増幅器OPをコンパレータとして使用し
たとき、ヒステリシス特性を付加し得る回路構成をとっ
ている。
作用 上記の構成をとることにより、出力電圧可変で且つ高効
率の他励式チョッパレギュレーターの構成が可能、又ハ
イサイドスイッチとしても使用可能で、外部抵抗で出力
電圧可能な低飽和型定電圧電源にも使用可能等、多機能
の集積回路を提供できる。
率の他励式チョッパレギュレーターの構成が可能、又ハ
イサイドスイッチとしても使用可能で、外部抵抗で出力
電圧可能な低飽和型定電圧電源にも使用可能等、多機能
の集積回路を提供できる。
実施例 以下、本考案について図面を参照して説明する。
第１図は本考案の一実施例の集積回路IC1を用いたチョ
ッパ型電源の回路例である。図において、1,2,3,4は外
部導出端子である。端子1,2間には直列制御用素子の一
例であるPNPトランジスタＱを、そのエミッタが端子1,
コレクタが端子２となるように接続され、ベースは差動
増幅器OPの出力端子に接続されている。更に基準電圧源
VRが端子３と差動増幅器OPの逆相入力端（−）間に、逆
相入力端（−）が＋となるように接続され、正相入力端
（＋）は端子４に導出されている。更に正相入力端
（＋）には抵抗RYが接がれ、その他端はヒステリシス付
加用トランジスタの一例である、エミッタが端子３に接
がれたNPNトランジスタQ1のコレクタに接がれ、トラン
ジスタQ1のベースは抵抗RXを介して出力端子２に接続さ
れている。
ッパ型電源の回路例である。図において、1,2,3,4は外
部導出端子である。端子1,2間には直列制御用素子の一
例であるPNPトランジスタＱを、そのエミッタが端子1,
コレクタが端子２となるように接続され、ベースは差動
増幅器OPの出力端子に接続されている。更に基準電圧源
VRが端子３と差動増幅器OPの逆相入力端（−）間に、逆
相入力端（−）が＋となるように接続され、正相入力端
（＋）は端子４に導出されている。更に正相入力端
（＋）には抵抗RYが接がれ、その他端はヒステリシス付
加用トランジスタの一例である、エミッタが端子３に接
がれたNPNトランジスタQ1のコレクタに接がれ、トラン
ジスタQ1のベースは抵抗RXを介して出力端子２に接続さ
れている。
集積回路IC1外部には、端子2,3間に端子３をアノードと
した転流用ダイオードＤが、又端子2,X間に積分用イン
ダクタンスＬが、更に端子X,3間には平滑用コンデンサC
1及び分圧用抵抗R1とR2の直列回路が接がれ、分圧用抵
抗R1とR2の中点は集積回路IC1の端子４に接がれる。
又、端子1,3間には入力電源Viが接がれている。
した転流用ダイオードＤが、又端子2,X間に積分用イン
ダクタンスＬが、更に端子X,3間には平滑用コンデンサC
1及び分圧用抵抗R1とR2の直列回路が接がれ、分圧用抵
抗R1とR2の中点は集積回路IC1の端子４に接がれる。
又、端子1,3間には入力電源Viが接がれている。
次に、第２図を参照して、本実施例の動作について説明
する。
する。
今、端子X,3間の出力電圧VOが低く、端子４の電圧V4 が内部基準電圧VRより低い間、差動増幅器OPの出力はロ
ーレベルに保たれ、その間直列制御用トランジスタＱは
ON状態を保持し、端子２の電圧V2は入力電圧Viに略等し
く保たれている。この結果、出力電圧VOを高めるべくイ
ンダクタンスＬを通してコンデンサC1を充電する電流IL
が流れ、出力電圧VOは徐々に上昇する。この期間、トラ
ンジスタQ1は抵抗RXを通しベース電流が供給されるので
ONしており、端子４の電圧V4は の関連を有し上昇する（領域Ａ）。
ーレベルに保たれ、その間直列制御用トランジスタＱは
ON状態を保持し、端子２の電圧V2は入力電圧Viに略等し
く保たれている。この結果、出力電圧VOを高めるべくイ
ンダクタンスＬを通してコンデンサC1を充電する電流IL
が流れ、出力電圧VOは徐々に上昇する。この期間、トラ
ンジスタQ1は抵抗RXを通しベース電流が供給されるので
ONしており、端子４の電圧V4は の関連を有し上昇する（領域Ａ）。
出力電圧VOが上昇し、端子４の電圧V4が内部基準電圧VR
より高くなると、差動増幅器OPの出力はハイレベルとな
り、直列制御トランジスタＱはOFFし、同時にトランジ
スタQ1がOFFし、端子４の電圧V4は に瞬時に上昇する。その結果、インダクタンスＬは直列
制御用トランジスタＱの“ON"時流れた電流iL1により蓄
えられたエネルギQL を放出すべく、端子２の電圧V2は と負電圧になる。しかし端子２の電圧が負になれば、転
流ダイオードＤが順方向となり、端子２の電圧はこのダ
イオードＤの順方向電圧VF分だけ負の所でクランプさ
れ、その期間、端子３からインダクタンスＬに向け電流
が流れるが、インダクタンスＬに蓄えられていたエネル
ギが放出されるに従い、転流用ダイオードＤの順電流，
すなわちインダクタンスＬの電流iL2は減少する。
より高くなると、差動増幅器OPの出力はハイレベルとな
り、直列制御トランジスタＱはOFFし、同時にトランジ
スタQ1がOFFし、端子４の電圧V4は に瞬時に上昇する。その結果、インダクタンスＬは直列
制御用トランジスタＱの“ON"時流れた電流iL1により蓄
えられたエネルギQL を放出すべく、端子２の電圧V2は と負電圧になる。しかし端子２の電圧が負になれば、転
流ダイオードＤが順方向となり、端子２の電圧はこのダ
イオードＤの順方向電圧VF分だけ負の所でクランプさ
れ、その期間、端子３からインダクタンスＬに向け電流
が流れるが、インダクタンスＬに蓄えられていたエネル
ギが放出されるに従い、転流用ダイオードＤの順電流，
すなわちインダクタンスＬの電流iL2は減少する。
この結果、出力電圧VOも徐々に低下し、端子４の電圧V4
は端子２の電圧がダイオードＤの順電圧１ヶ分負にクラ
ンプされているので、トランジスタQ1は“OFF"となるた
め、 の関連を保ち低下する（領域Ｂ）。
は端子２の電圧がダイオードＤの順電圧１ヶ分負にクラ
ンプされているので、トランジスタQ1は“OFF"となるた
め、 の関連を保ち低下する（領域Ｂ）。
出力電圧VOが徐々に低下し、端子４の電圧V4が、内部基
準電圧VRより低くなると、差動増幅器OPの出力はローレ
ベルとなり、直列制御トランジスタＱは“ON"し、端子
２の電圧は入力電圧Viに略等しくなり、前記領域Ａの動
作に戻る。この時、端子２の電圧V2がハイレベルになる
ことから、トランジスタQ1は“ON"し、端子４の電圧は
瞬時に に低下する。
準電圧VRより低くなると、差動増幅器OPの出力はローレ
ベルとなり、直列制御トランジスタＱは“ON"し、端子
２の電圧は入力電圧Viに略等しくなり、前記領域Ａの動
作に戻る。この時、端子２の電圧V2がハイレベルになる
ことから、トランジスタQ1は“ON"し、端子４の電圧は
瞬時に に低下する。
以後、前記領域Ａの動作に戻り、領域Ａと領域Ｂの動作
を繰り返し、スイッチング電源である高効率な自励発振
型チョッパ電源を構成できる。
を繰り返し、スイッチング電源である高効率な自励発振
型チョッパ電源を構成できる。
この実施例の出力電圧VOは で表せる。
又、この実施例において、分圧抵抗R1と並列にコンデン
サを接続し、出力電圧VOのリップル帰還率を高めること
により、更に安定な発振を可能とし、且つ出力電圧VOの
リップル含有率を小さくすることができる。
サを接続し、出力電圧VOのリップル帰還率を高めること
により、更に安定な発振を可能とし、且つ出力電圧VOの
リップル含有率を小さくすることができる。
実施例２ 第３図は本考案の第２の実施例の集積回路IC2の回路図
である。本実施例は、第１の実施例における外部分圧抵
抗R1,R2を、集積回路IC2内に取り込んだ例で、分圧抵抗
R1,R2を内蔵するため、端子４と端子Ｘを直接接続し
た。本実施例では、出力端子VOは固定となるが、外部回
路の部品点数が少なくなる利点がある。出力電圧VOは第
１実施例と同様 で表すことができる。
である。本実施例は、第１の実施例における外部分圧抵
抗R1,R2を、集積回路IC2内に取り込んだ例で、分圧抵抗
R1,R2を内蔵するため、端子４と端子Ｘを直接接続し
た。本実施例では、出力端子VOは固定となるが、外部回
路の部品点数が少なくなる利点がある。出力電圧VOは第
１実施例と同様 で表すことができる。
又、出力電圧VOを可変とする時は、端子４を端子Ｘに接
続せず、端子X,3間に図示しない分圧抵抗を設け、その
中点を端子４に接続することにより、分圧抵抗比を変え
ることで可変電源を構成できる。
続せず、端子X,3間に図示しない分圧抵抗を設け、その
中点を端子４に接続することにより、分圧抵抗比を変え
ることで可変電源を構成できる。
その他の実施例を、第４図，第５図に示す。
第４図は第１の実施例の集積回路IC1を、出力可変型低
飽和電源に適用した第３の実施例で、出力電圧VOは となる。
飽和電源に適用した第３の実施例で、出力電圧VOは となる。
本実施例の集積回路IC1を第２実施例で用いた分圧用抵
抗R1,R2を内蔵した集積回路IC2を用いても達成できるこ
とは言うまでもない。
抗R1,R2を内蔵した集積回路IC2を用いても達成できるこ
とは言うまでもない。
第５図は第１実施例の集積回路IC1をハイサイドスイッ
チに使用した第４の実施例で、端子2,3間に接続された
負荷Ｚの通電，非通電を、端子４に接続した制御信号VC
で制御できる。制御信号VCが内部基準電圧VR以下の時、
負荷Ｚは通電され、内部基準電圧VRを越える時は非通電
となる。本実施例の集積回路IC1に代えて、第２の実施
例で用いた分圧抵抗R1,R2内蔵の集積回路IC2を用いた場
合、制御信号VCが 以下の時、負荷Ｚは通電、VR を越える時、非通電となり、入力特性にヒステリシス特
性を有した、ノイズに対し安定なハイサイドスイッチを
構成できる利点がある。
チに使用した第４の実施例で、端子2,3間に接続された
負荷Ｚの通電，非通電を、端子４に接続した制御信号VC
で制御できる。制御信号VCが内部基準電圧VR以下の時、
負荷Ｚは通電され、内部基準電圧VRを越える時は非通電
となる。本実施例の集積回路IC1に代えて、第２の実施
例で用いた分圧抵抗R1,R2内蔵の集積回路IC2を用いた場
合、制御信号VCが 以下の時、負荷Ｚは通電、VR を越える時、非通電となり、入力特性にヒステリシス特
性を有した、ノイズに対し安定なハイサイドスイッチを
構成できる利点がある。
なお、直列制御用素子および／またはヒステリシス付加
用トランジスタとしては、図示例のPNPトランジスタＱ
やNPNトランジスタQiの他に、電界効果トランジスタを
用いてもよい。
用トランジスタとしては、図示例のPNPトランジスタＱ
やNPNトランジスタQiの他に、電界効果トランジスタを
用いてもよい。
考案の効果 以上説明したように、本考案は差動増幅器の正相入力端
を直接又は分圧用抵抗を介し外部に導出し、且つ同入力
端にヒステリシス付加回路を付加したことにより、多種
用途に採用可能な集積回路を提供できる効果がある。
を直接又は分圧用抵抗を介し外部に導出し、且つ同入力
端にヒステリシス付加回路を付加したことにより、多種
用途に採用可能な集積回路を提供できる効果がある。
第１図は本考案の第１実施例の集積回路の回路図、第２
図は第１実施例の集積回路の動作波形図、第３図は本考
案の第２実施例の集積回路の回路図、第４図，第５図は
本考案の第１実施例の集積回路の第3,第４の応用例の回
路図である。 第６図は従来の集積回路の回路図である。 IC1,IC2……集積回路、１〜４……外部導出端子、Ｑ…
…直列制御用素子（PNPトランジスタ）、Q1……ヒステ
リシス付加用トランジスタ、OP……差動増幅器、VR……
内部基準電圧源、RX,RY,R1,R2……抵抗、Ｄ……流転用
ダイオード、Ｌ……積分用インダクタンス、C1……出力
平滑用コンデンサ、Vi……入力電源、Vc……制御信号、
Ｚ……負荷、Ｘ……定電圧出力端子（チョッパ型電
源）。
図は第１実施例の集積回路の動作波形図、第３図は本考
案の第２実施例の集積回路の回路図、第４図，第５図は
本考案の第１実施例の集積回路の第3,第４の応用例の回
路図である。 第６図は従来の集積回路の回路図である。 IC1,IC2……集積回路、１〜４……外部導出端子、Ｑ…
…直列制御用素子（PNPトランジスタ）、Q1……ヒステ
リシス付加用トランジスタ、OP……差動増幅器、VR……
内部基準電圧源、RX,RY,R1,R2……抵抗、Ｄ……流転用
ダイオード、Ｌ……積分用インダクタンス、C1……出力
平滑用コンデンサ、Vi……入力電源、Vc……制御信号、
Ｚ……負荷、Ｘ……定電圧出力端子（チョッパ型電
源）。
Claims (2)
- 【請求項１】直列制御用素子を入力，出力端子間に有
し、且つ基準電圧源と、基準電圧と出力電圧を比較，増
幅する差動増幅器を有し、差動増幅器の出力で前記直列
制御用素子をオン，オフ制御して出力電圧を制御する集
積回路において、 前記差動増幅器の逆相入力端とGND間に基準電圧源を接
続し、正相入力端を直接導出する端子を設け、且つ正相
入力端に抵抗を接続し、この抵抗の他端をヒステリシス
付加用トランジスタを介してGNDに接ぎ、このヒステリ
シス付加用トランジスタの制御電極を抵抗を介して前記
出力端子に接続したことを特徴とする集積回路。 - 【請求項２】前記差動増幅器の正相入力端を、抵抗を介
して外部端子に接続するとともに他の抵抗を介してGND
端子に接続したことを特徴とする請求項１記載の集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7813289U JPH073831Y2 (ja) | 1989-06-30 | 1989-06-30 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7813289U JPH073831Y2 (ja) | 1989-06-30 | 1989-06-30 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318683U JPH0318683U (ja) | 1991-02-25 |
| JPH073831Y2 true JPH073831Y2 (ja) | 1995-01-30 |
Family
ID=31621132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7813289U Expired - Lifetime JPH073831Y2 (ja) | 1989-06-30 | 1989-06-30 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073831Y2 (ja) |
-
1989
- 1989-06-30 JP JP7813289U patent/JPH073831Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318683U (ja) | 1991-02-25 |
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