JPH0736717B2

JPH0736717B2 - インバータ

Info

Publication number: JPH0736717B2
Application number: JP59251619A
Authority: JP
Inventors: 法象芳野; 光男越; 修住吉
Original assignee: 株式会社システム・ホームズ
Priority date: 1983-11-30
Filing date: 1984-11-30
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPS60134797A; US4634952A

Description

【発明の詳細な説明】（１）発明の属する分野の説明この発明はインバータに関し、特に、三相電動機用と
し、論理がマイクロプロセッサに内臓したソフトウェア
のみにより成り立っていることを特徴とするインバータ
に関する。

（２）従来技術の説明例えばNorbeckに対する米国特許No.4,259,845,“Logic
Control System for Inverter Driven Motor"において
開示されているような従来技術によるインバータ論理
は、電圧制御発振機（VCO），比較器，アナログ・ディ
ジタル（A/D）変換器，その他を含み、アナログ機器に
よって成り立っている。これらのインバータは、一般に
サイリスタを用いて、電源電圧やインバータ出力をスイ
ッチングしている。したがって、その機能はハードウェ
アの構成により制限され、またハードウェアの構造は常
に複雑であり、かつ高価である。従来技術のインバータ
の電圧／周波数（v/f）特性は予め与えられているか、
せいぜい手動で選択可能であるかである。これらは通
常、配線によって前もってプログラムされており、トル
ク一定、動力一定、または両者の混合かのいずれかの特
性を与える。したがって、最適な出力電圧を瞬時的なト
ルク負荷の関数として選択することができず、インバー
タに結合した誘導電動機の効率を下げた状態で運転する
ことになる。この効率低下を解決するために、例えばHa
mmeleその他に対する米国特許No.4,217,763,“Asynchro
nous Motor−Driven Machine having Variable Torque
Demand such as Household Refrigerator Compressors"
の教えるところによれば、非同期電動機を位相制御器を
用いて、所望トルクに見合った最適動作電圧で駆動する
ことにより、ほぼ最高効率を達成している。しかしなが
ら、この特許の範囲はほぼ一定速度の電動機への適用の
みに限られている。最近、ディジタル論理部とトランジ
スタ電力部を持ったインバータが現われてきた。これら
は一般に正弦波を近似してパルス幅変調（PWM）をかけ
られていることを特徴とするが、この変調は、トランジ
スタ電力部がサイリスタに比べて、より速いスイッチン
グ速度を持つために可能である。

PMWを用いて正弦関数の連続波を近似するとき、一般
に、その搬送周波数はインバータの所望出力周波数に比
例して変化する。このためインバータ出力周波数が低周
波のときには、搬送周波数も低周波となり、これが効率
の低下、電動機の騒音や振動の増加を招く。

PWMに必要なビットパターンは通常読込み専用記憶装置
（ROM）に格納するが、これはクロック時間が短すぎ
て、正弦波関数を実時間で演算できないからである。

この結果、周波数と出力電圧の可能な組合せの全てに対
するビットパターンを記憶しようとすると、比較的大規
模なROMが必要となる。更に、０や１がROMの記憶場所に
そのまま格納されるのが一般的であり、比較的多数のビ
ットが必要となる。

インバータはその周波数／出力電圧を実時間的に切り換
える。したがって、スイッチングの時間遅れ等によっ
て、Ｕ−,V−,W−相間の同期がはずれやすく、電動機の
失速を招くこともある。

（３）発明の目的本発明の第一の目的は、論理部がマイクロプロセッサに
内臓されたソフトウェアによって構成されるインバータ
を実現し、それによって、簡素で低価格、しかも幅広い
動作範囲を持つインバータを提供しようとするものであ
る。

本発明の第二の目的は、所望周波数が与えられたとき
に、当該電動機の最大ｖ−ｆ包絡線以内の範囲で、出力
電圧を自由に選択することができる機能を持ったインバ
ータを提供しようとするものである。

本発明の第三の目的は、PWMにより正弦波を近似したと
き、その搬送周波数が常に1.2kHz付近に位置するような
インバータを提供することにより、高効率と低雑音・低
振動レベル特性を実現しようとすることにある。

本発明の第四の目的は、次の段階の周波数／出力電圧の
適用に必要なビットパターンを実時間で演算、準備する
ことにある。これによって、可能な全ての周波数と出力
電圧の組合せに対するビットパターンを予め記憶してお
くためのROM領域が必要でなくなる。

本発明の第五の目的は、PWMの標本値の記憶を８ビット
の符号化で行い、またこの符号化した正弦波を復号する
ことにある。これにより、1,0ビットパターンを直接記
憶装置に格納する場合に比べて、記憶装置の大きさを更
に小さくすることができる。

上記の目的はソフトウェアに基づくインバータによって
達成できる。そのマイクロコンピュータ論理部は、２つ
のマイクロプロセッサ、１つのROM、１つの水晶制御発
振器、２つの設定用読出し書込み自在の記憶装置（RA
M）、三相RAM、三相プリセットカウンタおよびラッチ、
２つのプリセットカウンタ、３つのアドレスポインタ、
１つの８ビットカウンタ、１つの演算カウンタ、１つの
遅延回路、複数個の電圧インバータ、複数個の低域通過
フィルタ、複数個のゲート遮断回路によって構成されて
いる。電力発生部は１つのAC/DC変換器、複数個のベー
ス駆動回路、複数個の電力増幅器、１組の電動機巻線よ
り成り立っている。

1.2kHzを中心とした搬送周波数を得るために、9Hzと125
Hzの間に６つの周波数グループを設けた。各々のグルー
プは単位振動幅を持つ正弦波に対して、それぞれ、異な
った標本数を持つ。６つの周波数グループに対する標本
化した値は基準正弦波として記憶しておく。所望の周波
数および電圧が入力として与えられると、所望の振幅を
持つ単相の正弦波の標本値を演算し、量子化する。この
波形を表すためのビットパターンは二重設定用RAMの書
込み部に順番に格納する。一方、二重設定用RAMの読出
し部は、すでに記憶している正弦波のパターンを三相RA
Mの書込み部の各々の記憶装置に分配し、三相の正弦波
を作成する。三相RAMの読出し部はその内容を三相プリ
セットカウンタおよびラッチに出力し、三相プリセット
カウンタおよびラッチの出力は電圧インバータ、低域通
過フィルタ、ゲート遮断回路に加えていき、六相復号化
を完了する。ゲート遮断回路の出力は電流・電力増幅器
に与えて、AC/DC変換器が供給するDC電源をスイッチン
グし、この出力を電動機巻線に加える。

（４）発明の構成の説明本発明の一実施例について、第１図を参照して説明す
る。同図に示すように、本発明はマイクロコンピュータ
論理部と電力発生部から成り立っている。まず、マイク
ロコンピュータ論理部について記述する。No.1マイクロ
コンピュータは、ROM13に格納してある基準正弦波関数
を用いて、次のインバータ入力に必要な正弦波関数を標
本化、量子化、符号化することにより作成する。ROM13
は更に、電動機巻線44Aないし44Cに印加することができ
る周波数と電圧の上限および下限を、定められた周波数
グループごとに格納している。No.2マイクロコンピュー
タは主としてタイミング信号発生用に使われるが、その
クロック信号は水晶制御発振器14より得る。標本化、量
子化、符号化した正弦波関数は設定用RAM15Aおよび15B
の書込み部に順次格納し、一方、RAM15Aおよび15Bの読
出し部の内容は三相RAM16Aないし16Fの書込み部に伝送
する。三相RAM16Aないし16Fの読出し部はその内容を三
相プリセットカウンタ17Aないし17Cおよび三相ラッチ18
Aないし18Cに伝送して、RAM16Aないし16Fに格納した情
報を三相復号してパルス幅変調（PWM）した正弦波を得
るように指令する。二重プリセットカウンタ21Aまたは2
1Bは、一定に計数したクロックパルスを三相プリセット
カウンタ17Aないし17Cとラッチ18Aないし18Cに与え、三
相復号を行う。８ビットカウンタ25は二重プリセットカ
ウンタ21Aまたは21Bのどちらかの出力につないで、二重
プリセットカウンタ21Aまたは21Bが出力する。256個の
クロックパルスにつき１回、番地の増加を行うようにク
ロックパルスの分周をする。No.1アドレスポインタ22は
演算カウンタ26からクロックパルスを得て、標本化、量
子化、符号化した正弦波関数を設定用RAM15Aおよび15B
の書込み部に順次格納していく。No.2アドレスポインタ
23は三相RAM16Aないし16F内に三相正弦波関数を編集・
作成するために使用するが、そのために設定用RAM15Aお
よび15Bの読出し部に格納してあった単相正弦波を用い
る。No.3アドレスポインタは三相RAM16Aないし16Fの書
込み部および読出し部の双方の番地を進めるために用い
る。遅延回路27は三相プリセットカウンタ17Aないし17C
のプリセット信号を得るために用いている。電圧インバ
ータ31Aないし31Cはラッチ18Aないし18Cの出力信号の極
性を反転して、単方向振幅をする復号化した三相信号か
ら双方向振幅をする六相信号を作成する。低域通過フィ
ルタ32Aないし32Fを用いて、正方向パルスの立上り時間
を遅らせ、負方向パルスに関連したトランジスタのカッ
トオフ遅れを補償し、縦続接続された電力トランジスタ
の双方が導通になって回路が短絡することを防止する。
ゲート遮断回路33Aないし33Fは過電流または電源遮断を
検出したときに、PWM信号を電力発生部に加えることを
禁止する。

次に電力発生部について述べる。AC/DC変換器41は交流
（AC）電源を直流（DC）電源に変換する。ベース駆動回
路42Aないし42Cは、ゲート遮断回路33Aないし33Fから得
たPWM信号に応じて、電力増幅器43Aないし43Fに一定電
流を供給する。電力増幅器43Aないし43Fは、ベース駆動
回路42Aないし42Fから供給される電流のレベルを更に増
幅して電力用に供する。電動機巻線44Aないし44Cには電
力増幅器43Aないし43Fより決められた形式の電流が流入
して三相正弦波を発生し、電動機を回転させる。

マイクロプロセッサ11および12として、三菱電機製M588
40を用いる。このマイクロプロセッサは４ビット形で、
相補形金属酸化半導体（CMOS）のマスクROMである。電
源電圧が−15ボルトなので、TTL形マイクロプロセッサ
に比べ、より優れた雑音耐性を持っている。

（５）発明の作用・動作の説明第１図に示した論理の機能的な関係を第２図を参照しな
がら次に詳述する。基準正弦波記憶装置、すなわちROM1
3内に、単位振幅の正弦波の標本数を変えた６つの組合
せが格納してあり、これらは６つの異なった周波数グル
ープを代表しており、６つの異なった標本化パターンを
持つ。所望周波数が与えられると、６つの組合せの中か
ら１つの標本化した正弦波を選択する。次に所望電圧レ
ベルを乗算して、８ビット２進データに量子化、符号化
する。これは主としてNo.1マイクロプロセッサ11によっ
て行う。したがって、符号化したデータは256の量子化
レベルを持つ。所望振幅を持つ符号化した正弦波データ
は順次、第２図の単相正弦波量子化装置に格納するが、
これは第１図の設定用RAM15Aまたは15Bの書込み部に対
応している。第２図の単相正弦波記憶装置は設定用RAM1
5Aまたは15Bの読出し部に対応し、ここで内容の編集を
して第２図の三相正弦波発生装置、すなわち三相RAM16A
ないし16Fの書込み部に伝送する。第２図に示した三相
正弦波記憶装置は三相RAM16Aないし16Fの読出し部のこ
とであり、第２図の六相正弦波復号装置にその内容を出
力する。六相正弦波復号装置は第１図に図示した三相プ
リセットカウンタ17Aないし17C、三相ラッチ18Aないし1
8C、電圧インバータ31Aないし31C、低域通過フィルタ32
Aないし32F、ゲート遮断回路33Aないし33Fより成り立っ
ている。タイミング信号は、第２図のタイミング信号発
生装置により作成し、分配する。これは第１図に示した
部品、すなわち水晶制御発振器14、No.2マイクロプロセ
ッサ12、二重プリセットカウンタ21Aおよび21B、８ビッ
トカウンタ25、演算カウンタ26、No.1,No.2,No.3アドレ
スポインタ,22,23,24、遅延回路27より成り立ってい
る。

本発明の最も際立った特徴の一つは、２つの設定用RAM1
5Aおよび15B、２つの三相RAM16Aないし16F、２つのプリ
セットカウンタ21Aおよび21Bを用いることにある。これ
らの対は各々の機能を交互に交換する。この構成による
と、種々な正弦波を表す電圧／周波数（v/f）の可能な
組合せの全てに対するビットパターンを予め記憶してお
く必要がなくなり、記憶手段なしに、与えられた周波数
に対するどんな所望電圧レベルをも実現する。更に、こ
の構成は安定なインバータの動作を保証する。

第３図は、電動機効率を実用に当たって高くするため
に、幅広く変化する容量およびトルク負荷要求に応じ
て、電動機の回転数とトルクを独立に変化させる必要性
があることを図解した図である。

第４図は本実施例で行ったv/fパターン細分化を示し、
これにより、前述した可変トルク特性と、ほぼ一定の搬
送周波数特性の双方を満足することができる。電動機巻
線に印加できる最大および最小の周波数と電圧は電動機
のハードウェアにより仕様が決められる。搬送周波数は
基本正弦波周波数より少なくとも10倍は高くなければな
らない。これは基本周波数に比べて、電動機巻線44Aな
いし44Cを通る搬送周波数が10倍のインピーダンスを受
けて、減衰、平滑化されるためである。この結果、歪の
少ない正弦波ができて電動機効率が高まり、騒音、振動
ともに低くなる。搬送周波数の中心を任意に1.2kHzに選
んだが、これは基本周波数の最大値の125Hzに対応させ
るためである。本発明の実施例では搬送周波数が0.9kHz
と1.5kHzの範囲に入るように設定した。第４図を見て気
づくことは、インバータ周波数が高くなるほど、周波数
グループの周波数範囲が広くなる。これは上記のように
各々の周波数範囲をその信号周波数に対してほぼ一定の
割合になるように決めたからである。

搬送周波数範囲の実際の計算は第４図の細分化に基づい
て第５図に示すように行った。各周波数グループについ
ての１サイクル当たりの標本数は、三相使用を考慮して
３の倍数になるようにし、また1.2kHzを中心とする搬送
周波数を持つように決めている。搬送周波数は各々の周
波数グループについて、インバータ周波数と標本数を第
５図の表の１行目に示すように乗算して求めた。

第6A図ないし第6F図に、第５図で求めた標本数を使用し
て、６つの周波数グループの各々に対し、単位振幅を持
つ正弦波の標本化パターンを図解した。

ここで注意することは、ほぼ一定の搬送周波数を得るた
めに、標本化周期が全周波数グループに対してほぼ一定
であることである。

以上のように可変トルクおよびほぼ一定の搬送周波数の
双方の要求条件を満足するために、v/fパターン細分化
を行った理由を述べてきたので、インバータの各機能を
第２図のブロック図の形にグループ分けしたものの各々
について以下に詳細な説明を加えたい。

第７図は第２図の単相正弦波発生装置が、同じく第２図
の機能ブロック中の基準正弦波記憶装置より、符号化し
た正弦波を順次作成していく過程を図解した表である。
この過程で、所望の、すなわち指示した周波数ｆ_cmd、
および電圧ｖ_cmdともに第４図で定めたv/f包絡線内にな
ければならない。所望周波数ｆ_cmdと電圧ｖ_cmdが与えら
れると、まず、周波数グループ細分化が行われる。例え
ば第７図に示すように、所望周波数が10Hzとすると、周
波数グループＡを選択する。これに応じて、No.1マイク
ロプロセッサ11内にあるROMアドレスポインタにROMの０
番地が設定される。一方、周波数グループＣを選択する
場合は、先頭のROMの番地は108と63の和、すなわち171
である。周波数グループＡの１サイクル当たりの標本化
数、Ｎ＝108も同時にNo.1マイクロプロセッサ11内のレ
ジスタに設定する。ついで、単位振幅を持った正弦波の
標本値の組合せ｛Ａ｝は、第６図に示すような標本化パ
ターンを持つが、これをROM13の記憶場所から取り出し
て、No.1マイクロプロセッサ11に伝送し、ここで、と所望電圧ｖ_cmdを乗算する。

が必要な理由は、量子化や符号化においては正弦波の瞬
時値が必要であるが、所望電圧ｖ_cmdはふつう２乗平均
平方根（rms）値で与えられ、これは尖頭値の倍であるからである。このようにして電圧荷重の正弦関
数｛ｘ｝が作られる。

関数｛ｘ｝は次に第８図に示すように256の飛び飛びの
レベルに、同図中に例として示した関数によって量子化
し、その標本の初めの「０」の数を８ビットの２進デー
タ（バイト）に符号化する。第８図に与えた量子化関数
の公配は、よりきめの細かい電圧選択ができるように、
No.1マイクロプロセッサ11によって変えることができ
る。符号化したデータは設定用RAM15Aまたは15Bの書込
み部に次々に格納する。

この過程を第９図のハードウェア図を参照して説明す
る。まず、所望周波数ｆ_cmdが配線51Aおよび51B上に与
えられる。この情報に基づき、周波数グループ細分化を
No.1マイクロプロセッサ11内で行う。標本数ＮとROM13
の開始番地をNo.1マイクロプロセッサ11内で設定する。
ROMの番地は配線53を経由して指定し、その番地のROMの
内容は配線54を経てNo.1マイクロプロセッサ11に戻され
る。

単相正弦波の生成はNo.1マイクロプロセッサ11内で配線
52Aおよび52B上に与えられた所望電圧ｖ_cmdに基づいて
実施する。符号化データは順次、８ビットの並列バスに
より構成される配線56を通って、設定用RAM15Aまたは15
Bの書込み部に伝送する。設定用RAM15Aまたは15Bの書込
み部の番地（AD1）は配線59を経て、No.1アドレスポイ
ンタ22の出力（OUT）から得るが、読出し部の番地（AD
2）は配線65を経て、No.2アドレスポインタ23の出力（O
UT）から取り出している。No.1アドレスポインタ22に対
する数え上げ信号（CU）は配線58上に印加される演算カ
ウンタ26の桁上げ端子（BD）の信号を使用するが、これ
は６ビットカウンタ25から配線64上に出されるパルス
を、ある適当数数え上げることによって得ている。配線
58上の信号は更に演算カウンタ26とNo.1マイクロプロセ
ッサ11のリセット端子（Ｒ）にも加えられる。Mo.1マイ
クロプロセッサ11はNo.1アドレスポインタに対するリセ
ット信号を配線57上に出力する。No.2アドレスポインタ
23は、No.2マイクロプロセッサ12や設定用RAM15Aまたは
15Bの読出し部と配線61,62,63,65によって結合している
が、詳細については後述する。

第９図に示したように、設定用RAM15Aおよび15Bの書込
み部および読出し部の役割を書替えサイクルごとに変換
する。これは配線59や65の出力が設定用RAM15Aおよび15
Bの適当な部分（論理をここには示さない）に行くこと
を許可したり禁止したりすることにより、また対応する
設定用RAM15Aまたは15Bに書込み許可（WF）または出力
許可（OE）信号を発信することによって行う。設定用RA
M15Aおよび15Bのチップ許可端子（CE）には常に許可信
号を与えておく。

設定用RAM15Aまたは15Bに格納したビットパターンの情
報は、配線66を通って、三相RAM16Aないし16Fに伝送す
る。

対応する流れ図を第10図に掲げる。手順S11では、サイ
クル時間の指示に従って、所望周波数ｆ_cmdと所望電圧
ｖ_cmdをNo.1マイクロプロセッサ11に読み込む。手順S12
では、ｆ_cmdとｖ_cmdの値を前回読み込んだ値と比較す
る。それらが同一の場合はプログラムは手順S20に飛び
越し、次のサイクル時間が来るまで待機する。これ以外
のときには、新しい値に初期化するため手順S13ないしS
16に分岐する。初期化の一環として、周波数グループ細
分化（S13）、標本数決定（S14）、No.1アドレスポイン
タのリセット（S15）、設定用RAM15Aまたは15Bの書込み
部の選択とリセット（S16）等の過程が含まれる。プロ
グラムは次に手順S17に行き、ROM13に格納してある基準
正弦波の標本値に、所望電圧の尖頭値、つまりを乗算し、量子化、符号化して、設定用RAM15Aまたは15
Bに格納する。手順S17の後に、No.1アドレスポインタ22
は１つ増加される。手順S17とS18は決められた標本数、
Ｎ回数繰り返される。手順S19で、決められた繰返し回
数が実行されたと判断されると、プログラムは手順S20
に進み、そこで決められたサイクル時間が経過するまで
次のサイクリングの来るのを待つ。

サイクル時間が経過したことが、手順S20で判断される
と、プログラムは手順S11に戻ってサイクリングを繰り
返す。

第２図において、データ伝送が単相正弦波記憶装置から
三相正弦波発生装置へ行われるように画かれている。本
発明のこのような機能を実現するためのハードウェア構
成の一実施例を第11図に示す。

設定用RAM15Aまたは15Bから三相RAM16Aないし16Fへのデ
ータ伝送は主としてNo.2アドレスポインタ23とNo.3アド
レスポインタ24の双方の支配化で行う。

Ｕ相の正弦波から、ＶおよびＷ相の正弦波を作るには、
No.2アドレスポインタ23を使って、設定用RAM15Aまたは
15Bから第11図に図解したような読出し手順を用いなく
てはならない。本実施例では、鎖線によって取り囲んだ
機能はNo.2マイクロプロセッサ12内に内臓された汎用レ
ジスタとカウンタによって実行することが好ましい。

しかしここでは、各素子間の機能的な関係をはっきりさ
せるため、汎用の素子というよりは専用の特別なハード
ウェアを仮定して記述する。

アドレスカウンタ84は配線63上にNo.2アドレスポインタ
23に対するリセット信号（Ｒ）を供給する。この配線63
上のリセット信号はアドレスカウンタ84のリセット端子
（Ｒ）にも加えられる。No.2アドレスポインタ23とアド
レスカウンタ84の双方に与えられるプリセット信号（P
S）は、配線63上の信号を遅延回路81によって遅らせて
配線62上に出力されたものを使用する。No.2アドレスポ
インタ23とアドレスカウンタ84の数え上げ（CU）または
数え下げ（CD）信号は８ビットカウンタ25によって配線
64上に与える。

サイクルカウンタ85に対する数え下げ信号（CD）はNo.3
アドレスポインタ24の借出し端子（BW）から配線69を経
て供給する。ポインタ24の借出し端子はＮ繰返しサイク
ルに１回、クロック信号を出力する。サイクルカウンタ
85は配線73上に２ビットの出力を分配するが、これはサ
イクル番号を表すために、数え上げ端子（CU）に加えら
れるパルスの数に応じて、0,1、または２を表す。デー
タ伝送に先立って、サイクルカウンタ85は配線72によっ
てセット端子（Ｒ）に加えられる信号によって、自動的
にリセットする。サイクルデコーダ86はその入力端子
（IN）に与えられる並列２ビット入力を復号し、サイク
ル番号に応じて、0,1、または２の個別の信号とする
が、これは配線74,75、または76それぞれのどれかを活
性化して行う。No.2アドレスポインタ23とアドレスカウ
ンタ84はそれぞれの入力端子（IN）に配線61および79を
経由して異なった数値を印加するが、これはサイクル番
号に応じて決められる。サイクル番号が０のとき、No.2
アドレスポインタ23の内容は０（77A）にプリセットさ
れ、アドレスカウンタ84の内容はＮ（78A）にプリセッ
トされる。サイクル番号が１のとき、No.2アドレスポイ
ンタ23の内容は2N/3−１（77B）にプリセットされ、ア
ドレスカウンタ84の内容はN/3（78B）にプリセットされ
る。そしてサイクル番号が２のときは、No.2アドレスポ
インタ23の内容はN/3−１（77C）にプリセットされ、ア
ドレスカウンタ84の内容は2N/3（78C）にプリセットさ
れる。

以上述べてきた手順により、第11図に示したように、設
定用RAM15Aまたは15Bからの読出しをすることができ、
したがって単相から三相の正弦波を作成することができ
る。三相RAM16Aないし16Fの書込みと読出しは、No.3ア
ドレスポインタ24を用いて行い、８ビットの出力は配線
70上に得られる。No.3アドレスポインタに対する数え上
げ信号（CU）は、８ビットカウンタ25より配線65上に得
る。標本数Ｎ（82）はNo.3アドレスポインタ24の内容と
してプリセットされるが、これはプリセット信号（PS）
を配線68に加えつつ、入力端子（IN）に配線67を介して
入力する。プリセット信号は配線69上の信号を遅延回路
81を通過させた後得ている。配線69上の信号はポインタ
24をリセットするためにも使用する。

設定用RAM15Aまたは15Bからデータ伝送をするために３
つの三相RAMのうちの一つを活性化する。三相RAM16Aな
いし16Fの書込み許可端子（WE）のどれか１つをサイク
ルデコーダ86が指示するサイクル番号に従って活性化す
る。第11図には詳細な配線は示していない。一方、三相
RAM16Aないし16Fの出力許可（OE）およびチップ許可（C
E）端子は常に活性化しておき、三相RAM16Aないし16Fの
読出しが同時にできるようにしている。三相RAM16Aない
し16Fからの出力は、８ビットバスによって構成される
配線71A,71B,71C上に加えられる。

これに対応する流れ図を第12図に示す。プログラムの実
行開始後、手順S21およびS22において標本数Ｎとサイク
ル番号Ｐを初期化する。次に手順S23で、サイクル番号
Ｐが0,1,2のどれであるかが確かめられる。サイクル番
号Ｐが０のときは手順S24A,S25A,S26Aを実行する。Ｐが
１のときは、手順S24B,S25B,S26Bを実行する。

そしてＰが２ならば手順S24C,S25C,S26Cを行う。これら
の手順の間に、No.2アドレスポインタ23を一定の番地に
プリセットし、アドレスカウンタ84を一定の繰返し回数
にプリセットし、三相RAM16Aないし16Fの読出し部のど
れか１つを選択し、リセットする。上記の初期化の後、
設定用RAM15Aまたは15Bから三相RAM16Aないし16Fへのデ
ータ伝送が１つの繰返しにつき、１つの標本データの割
で、手順S27で実行する。次いで手順S28において、標本
数Ｎ、No.2アドレスポインタ23の内容Ｂ、アドレスカウ
ンタ84の内容Ｍに対して必要な１つずつの増加または減
少が行われる。手順S28の後、手順S29に進んで、これが
第１回目のサイクル、つまりＰ＝０かどうかを判断す
る。もし最初のサイクルなら、プログラムは手順S32に
飛び超える。その他の場合にはプログラムは手順S30に
進み、No.2アドレスポインタ23をリセットするかどうか
決める。もしリセットと、すなわちＭが０になっている
と判断されたら、プログラムは手順S31に分岐し、No.2
アドレスポインタ23の内容をリセット、つまりＢ＝０に
して手順S27に戻る。もし手順S30でＭ＞０ならば、プロ
グラムは手順S32に入り、Ｎ回のデータ伝送が全て完了
したかどうか判断する。もし否定的な判断が下された場
合は、プログラムは手順S27に戻り、データ伝送を続け
る。肯定的な判断が下された場合は、プログラムは手順
S33に行き、３つのサイクリンが済んだ、つまりＰ＝２
かどうか判断する。もしＰが２より小さければ、プログ
ラムは手順S34に分岐してサイクル番号を１つ増加し
て、手順S23に戻り他の相に対するデータ伝送を繰り返
す。もし手順S33でＰが２ならば、プログラムは手順S35
に進み、所望周波数と電圧が、これまでのサイクルの間
に変化したかどうか確認する。変化が起こらなかったと
判断されると、プログラムは手順S35へ回帰する。変化
が起こったときは、プログラムは手順S21に戻って新た
にデータ伝送を行う。

第２図のブロック図において、復号化した、すなわちパ
ルス幅変調された六相正弦波を三相正弦波記憶装置から
求めることが示されている。この機能を、いま、もっと
詳細に、第13図ないし第15図を参照しながら考察してみ
よう。

第13図は三相RAM16Aないし16Fに格納されていた符号化
ビットパターンが三相プリセットカウンタ17A,17B,17C
およびラッチ18A,18B,18Cによってパルス幅変調された
正弦波に復号される様子を模式的に図解したものであ
る。先に述べたように、正弦波の標本化は、12から108
にわたる異なる標本数により行われるが、一つの標本化
は、常に、256の量子化レベルを持つ。三相RAM16Aない
し16Fは量子化した標本値を表すのに、初めの０の数だ
けを２進数の形で記憶している。１の数は０の数に対す
る256の補数をとることにより自動的に求められる。

第14図は本発明の一実施例であり、ビットパターン記憶
装置として三相RAM16Aないし16Fに格納されているもの
から、六相復号を行う様子を示す。二つのプリセットカ
ウンタ21Aまたは21Bは配線72上に可変長クロックパルス
を出力し、これが８ビットカウンタ25の数え上げ信号
（CU）、三相プリセットカウンタ17A,17B,17Cの数え下
げ信号（CD）、三相ラッチ18A、18B、18Cのクロックパ
ルス（CP）となる。可変長クロックパルスは水晶制御発
振器14によって供給される基準クロック信号を数え下げ
ることにより、二つのプリセットカウンタ21Aまたは21B
によって作られる。

三相プリセットカウンタ17A,17B,17CはそのCD端子に与
えられる数え下げ信号の256回について１回、リセット
される。このリセット信号は８ビットカウンタ25により
配線64上に出力される。プリセットカウンタ17A,17B,17
Cをリセットした後、プリセット信号（PS）が配線87上
に加えられるが、これは配線64上の信号を遅延回路27に
よって遅延させて得る。プリセット信号を与えると、プ
リセットカウンタ17A,17B,17Cの入力端子（IN）から新
しい２進データが入れられるが、これは配線71A,71B,71
Cを通って、三相RAM16Aないし16Fより伝送されてきたも
のである。プリセットカウンタ17A,17B,17Cの借出しビ
ット（BW）は、数え下げ信号数がプリセット値を超える
まで低レベルに保たれる。数え下げ信号がプリセット値
を超えると、BWは高レベルに切り換わったままでいる
が、CD端子に256の数え下げパルスが与えられると、再
び低レベルにリセットされる。そして新しいプリセット
値がプリセットカウンタ17A,17B,17Cに入れられて、サ
イクルを繰り返す。三相ラッチ18A,18B,18Cは、クロッ
クパルスがCP端子に加えられたとき、配線88A,88B,88C
を通って入力端子（IN）に供給されている信号のレベル
を保持する。ラッチ18A,18B,18Cの出力は配線89A,89B,8
9C上に加えられる。配線89A,89B,89Cは２つの部分に分
岐し、そのうちの１つの部分の信号レベルは電圧インバ
ータ31A,31B,31Cによって極性が変えられて配線90A,90
B,90Cに出力する。以上により三相RAM16Aないし16Fに格
納された情報の六相復号が完了する。

低域通過フィルタ32Aないし32Fは、配線89A,89B,89C、
および90A,90B,90C上に加えられる信号の立上り時間を
遅らせて、縦続に接続した電力トランジスタ間の短絡を
防止するために挿入してある。三相RAM16Aないし16Fの
番地は、No.3アドレスポインタ24の出力値を配線70上に
供給することにより設定する。No.3アドレスポインタ24
の数え上げ信号（CU）は８ビットカウンタの出力が配線
64上に与えられたものを使用する。No.3アドレスポイン
タ24に対するリセット信号（Ｒ）は、Ｎ個のデータ伝送
が全て完了したとき、現在の数え上げ数とプリセット値
を比較して、一致を検知することにより発生させる。ア
ドレスポインタ24に対するプリセット値は、プリセット
信号が配線68を経てプリセット端子（PS）に与えられた
とき、配線67を介して入力端子（IN）から入れられる。

上記の動作に対する流れ図を第15図に示す。プログラム
始動の後、No.3アドレスポインタ24は手順S41で、リセ
ットし、Ｃ＝０となり、手順S42でプリセット信号が加
えられると、標本数データＮがプリセットされる。次い
で手順S43からS45において、８ビットカウンタ25がリセ
ットし、三相プリセットカウンタ17A,17B,17Cがリセッ
トして、新しい２進データＬが三相RAM16A,16B,16Cより
入れられる。データ伝送の繰返しは手順S46から手順S49
まで一巡して継続するが、その間に８ビットカウンタ25
とプリセットカウンタ17A、17B、17Cの内容はそれぞ
れ、１つずつ増加および減少される。プリセットカウン
タ17A,17B,17Cの内容が０になると、借出しビットは１
となり、借出しビットの状態は三相ラッチ18A,18B,18C
へ伝送される。プリセットカウンタの内容が手順S49で
正のときには常にプログラムは手順S46に戻るが、その
他の場合はプログラムは手順S50に入り、１標本当たり
の256量子化ビットが全て復号したかどうか判断する。
もしその答が否定的ならばプログラムは手順S46に戻
り、答が肯定的ならばプログラムは手順S51に進み、No.
3アドレスポインタ24の内容Ｃを標本数から１を引いた
数、すなわちＮ−１と比較する。もしＣ＜Ｎ−１ならば
手順52でＣを１つ増加して手順S43に戻る。もしＣ＝Ｎ
−１ならばプログラムは手順S53に行き、いままでのサ
イクルの間に所望の周波数および／または電圧の変更が
要求されたかどうか判断する。もし変更が要求されてい
なかったらプログラムは単に手順S41に戻る。もし変更
が要求されていたら、手順S54で一方の三相RAM16Aない
し16Fへ切り換えて、手順S41に戻る。

最後に第２図におけるタイミング信号発生装置の機能に
ついて第16図から第18図を参照して以下に詳述する。

第16図はクロックパルスの周期に基づいた選択可能な周
波数と１サイクル当りのクロックパルス数を表にまとめ
たものである。本発明に係る実施例においては、基準ク
ロック信号の発生に6MHzの水晶制御発振器を用いてい
る。第16図の脚注に示した公式を利用すると、クロック
パルス期間と１サイクル当たりのクロックパルス数間の
可能な組合せにより、合計56の周波数が選択可能であ
る。

第16図の計画を実現するためのハードウェア構成の例を
第17図に示す。第14図との関連で、No.3アドレスポイン
タ24と８ビットカウンタ25の操作法は三相RAM16Aないし
16Fの読出し方法とともに既に述べた。したがって、こ
こでは二重プリセットカウンタ21Aまたは21Bの操作法を
中心に以下に説明する。

二重プリセットカウンタは２個の同一なカウンタ21Aお
よび21Bより成り立つ。２個のカウンタは完全な正弦波
サイクルに対して交互に動作する。使用中のサイクルを
ここでは動作部と呼び、不使用中のカウンタを待機部と
呼ぶ。カウンタの切換えは、二重プリセットカウンタ21
Aおよび21Bのチップ許可端子（CE）に配線95を経て許可
または禁止信号を送って行う。基準クロック信号は水晶
制御発振器14を用いて生成する。本発明は6MHzの発振周
波数の使用を仮定しているので、基準クロック周期は1/
6マイクロ秒である。この基準クロック信号はNo.2マイ
クロプロセッサ12と配線96を介して配線94上に出力さ
れ、これがプリセットカウンタ21Aまたは21Bの数え下げ
端子（CD）に加えられる。

次のサイクルにおける所望周波数入力ｆ_cmdが配線51B上
に与えられると、周波数グループ細分化とクロックパル
スグループ細分化の双方の作業がNo.2マイクロプロセッ
サ12内で行われる。周波数グループ細分化は標本数Ｎを
決め、クロックパルスグループ細分化はクロックパルス
数Ｑを決める。次いで標本数Ｎを配線67上に、クロック
パルス数Ｑを配線91上に出力する。二重プリセットカウ
ンタ21Aまたは21Bの待機部に配線93を経てプリセット信
号（PS）が与えられると、配線91を通ってその入力端子
（IN）から新しいデータが取り入れられる。プリセット
信号はリセット信号（Ｒ）が配線93上に与えられた直
後、１サイクルに１回の割合で発生する。リセット信号
はＵ相のサイクル動作がその標本化を完了した時点で発
生するようになっている。本実施例では時間の原点をＵ
相正弦波の０度の位相角と一致するよう選んだ。リセッ
ト信号が配線93上に加えられると、配線95上の信号はそ
のレベルを変えるので、カウンタの役割の交換が起き
る。

基準クロックパルス数のデータＱが二重プリセットカウ
ンタ21Aまたは21Bの動作部にプリセットされると、可変
長のクロック信号が出力端子（OUT）から配線72に出て
くる。クロックパルス期間は16/6から26/6マイクロ秒ま
で変えられるが、これは16から26までの整数の中から選
択して決めるＱの数値に基づいている。８ビットカウン
タ25は入力を256回数え下げるので、１つの標本化に対
して、入力に256個のクロックパルスが加えられるたび
に１つのパルスを発生する。No.3アドレスポインタ24に
入れられる標本数データＮより、実際のプリセットデー
タは標本数Ｎに量子化数256を乗算して、自動的に求め
ている。プリセット信号（PS）が配線68に与えられる
と、12から108までの範囲の新しいＮの値がNo.3アドレ
スポインタ24に入れられる。プリセット信号はNo.2マイ
クロプロセッサ12内でリセット信号から作られる。一方
リセット信号もNo.2マイクロプロセッサ12内で作られる
が、これは配線64を経て８ビットカウンタ25より供給さ
れる現在のパルス数が、決められたサンプリング数Ｎと
一致したときに発せられる。

二重カウンタの技法を用いることにより、三相RAM16Aな
いし16Fの読出しが瞬断することなく円滑に行え、しか
も正弦波U,V,W相間の同期を失う恐れが殆んどない。

対応する流れ図を第18図に掲げる。本図で左側の部分は
主として二重プリセットカウンタ21Aまたは21Bの待機部
に関連するプログラムを表し、右側は動作部を表す。プ
ログラムの始動後、所望周波数ｆ_cmdおよび電圧ｖ_cmdを
手順S61において読み込む。新しい値と今までの値を手
順S62で比較する。もし両者が等しければプログラムは
手順S68に飛び超え、次のサイクル時間が来るまで待機
する。もし新しい値が今までの値と異なる場合はプログ
ラムは手順S63ないしS66に進み、周波数グループとクロ
ックパルスグループの細分化を改めて行い、標本数と基
準クロックパルス数を決定する。次いで手順S67で二重
プリセットカウンタ21Aまたは21Bの待機部を次のサイク
リングの基準パルス数にプリセットする。

No.3アドレスカウンタ24によりＮデータ全ての走査が済
むと、その内容は手順S69において０にリセットされ
る。次いで手順S64で供給された新しい標本数Ｎにプリ
セットされる。手順S71で新しい基準クロックパルス数
を持った二重プリセットカウンタ21Aまたは21Bの待機部
への切換えが行われる。手順S69からS71までの初期化を
終えて、プログラムは手順S72ないしS76によって構成さ
れる繰返しサイクルに入る。手順S72において、８ビッ
トカウンタ25の内容はその入力に加えられたクロックパ
ルス１個ごとに１つずつ増加される。手順S73は256パル
スが加えられたかどうか判断する。もしその答が否定的
ならば、手順S72に戻って繰返しを継続する。もしその
答が肯定的ならば、８ビットカウンタ25の内容が手順S7
4においてリセットされ、No.3アドレスポインタ24の内
容Ｃが手順S75において１つ増加される。次いで手順S76
において、アドレスポインタ24の内容Ｃが与えられた標
本数Ｎと比較される。もし前者が後者より小さい場合は
プログラムは手順S72に戻り繰返しを継続する。もしＣ
＝Ｎならばプログラムは手順S69に回帰してサイクルを
繰り返す。

（６）発明の効果の説明以上説明したように、より複雑、精密、高効率のインバ
ータの運転が低価格のソフトウェアに基づくインバータ
によって可能となった。マイクロコンピュータ論理部は
2,3個の大規模集積回路（LSI）によって構成することが
好ましく、このときインバータの大きさは最小となる。

本技術に精通した人達にとっては明らかなことと思われ
るが、精求範囲および明細書の一実施例によって記述し
た本発明の主旨と範囲から逸脱することなしに、本発明
に様々な変化を持たせて小改修を施すことが可能であ
る。

【図面の簡単な説明】

第１図は本発明に係るインバータの一実施形態を示した
総合ブロック図、第２図は第１図に示す論理の機能関係を示した説明図、第３図は電動機の回転数とトルクを個別に変える必要を
図解した図、第４図は第１図に示した実施例で行ったv/fパターン細
分化の一例を図解した図、第５図は搬送周波数範囲を示した表図、第6A図ないし第6F図は６つの周波数グループに対して、
単位振幅を持つ正弦波の標本化パターンの各々を図解し
た図、第７図は第２図に示した単相正弦波発生装置が、基準正
弦波記憶装置から符号化した正弦波を順次作成していく
過程を説明した表図、第８図は｛ｘ｝関数を量子化する方法を図解した図、第９図は｛ｘ｝関数を量子化するためのハードウェアの
一実施例を詳細に示したブロック図、第10図は第９図に示したハードウェアの制御方法の一例
を示した流れ図、第11図は単相正弦波記憶装置から三相正弦波発生装置へ
データ伝送を行う一実施例を詳細に示したブロック図、第12図は第11図に示した回路の制御法に関する一例を示
した流れ図、第13図は符号化したビットパターンを復号化する方法を
図解した概念図、第14図は六相正弦波復号装置の一実施例を詳細に示した
ブロック図、第15図は第14図に示した六相正弦波復号装置の制御法に
関する一例を示した流れ図、第16図は選択可能な周波数をまとめた表図、第17図は第16図の計画を実現するためのハードウェア構
成の一実施例を詳細に示したブロック図、第18図は第17図に示したハードウェア構成の制御法に関
する一例を示した流れ図である。 11……＃１マイクロプロセッサ、 12……＃２マイクロプロセッサ、 13……ROM、 14……水晶制御発振器、 15A,B……設定用RAM、 16A,B,C,D,E,F……三相RAM、 17A,B,C……三相プリセットカウンタ、 18A,B,C……三相ラッチ、 21A,B……二重プリセットカウンタ、 22……＃１アドレスポインタ、 23……＃２アドレスポインタ、 24……＃３アドレスポインタ、 25……８ビットカウンタ、 26……演算カウンタ、 27……遅延回路、 31A,B,C……電圧インバータ、 32A,B,C,D,E,F……低域通過フィルタ、 33A,B,C,D,E,F……ゲート遮断回路、 41……AC/DC変換器、 42A,B,C,D,E,F……ベース駆動回路、 43A,B,C,D,E,F……電力増幅器、 44A,B,C,……電動機巻線、なお、図中、同一符号は同一、または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】電動機の巻線に印加する電圧と周波数が独
立に制御できるインバータにおいて、（１）マイクロコンピュータ論理手段と、（２）電力発生手段とを具え、前記マイクロコンピュータ論理手段は、（１−１）インバータへ次に印加するための標本化、量
子化、符号化した正弦波関数を演算、準備するための第
１マイクロプロセッサ手段と、タイミング信号を発生す
るための第２のマイクロプロセッサ手段より成る第１手
段と、（１−２）単位振幅を持つ正弦波に対し異なった標本化
を行ったいくつかの標本値の組合せを格納し、また前記
電動機に関する最大および最小の電圧／周波数包絡線を
格納するための第２手段と、（１−３）各種のタイミング信号を作るための基準クロ
ックパルス発生のための第３手段と、（１−４）第１部分と第２部分を持ち、両者は交互に、
書込み部になって、電圧を重みづけして標本化、量子化
した単相の正弦波関数を格納したり、また読出し部にな
って、それが書込み部として働いたときに格納してあっ
た内容を、読み出し配布して三相正弦波を作成したりす
るための第４手段と、（１−５）第１部分と第２部分を持ち、両者は交互に、
書素み部になって標本化、量子化、符号化した三相の正
弦波関数を格納したり、また読出し部になって、それが
書込み部として働いたときに符号化して格納してあった
内容を、読み出し配布したりするための第５手段と、（１−６）前記第５手段から伝送される符号化２進標本
データについて、その標本値を表すための、パルス列最
初の「０」または「１」の数を分別するための第６手段
と、（１−７）前記第６手段から供給されるパルス幅変調さ
れた正弦波を復号するための第７手段と、（１−８）第１のプリセットカウンタと第２のプリセッ
トカウンタを持ち、両者は交互に、待機部となって次の
サイクルに対する基本クロックパルス数をプリセットし
たり、動作部となって前記プリセット値によって決めら
れた各種の時間レートで前記第３手段から供給される前
記基準クロックパルスを数え下げして、前記第６手段や
第７手段の使用に供するクロックパルスを発生するため
の第８手段と、（１−９）前記標本化、量子化、符号化した正弦波関数
を前記第４手段の前記書込み部に順次格納するための第
１アドレスポインタと、前記単相正弦波から前記三相正
弦波を編集、作成するための第２アドレスポインタと、
前記第５手段の前記書込み部および読出し部の双方の番
地を１つずつ増加するための第３アドレスポインタとを
持つ第９手段と、（１−10）前記第９手段における前記第２および第３ア
ドレスポインタに対するクロックパルスを供給するため
に、前記第８手段から出力される前記クロックパルスを
数え下げするための第10手段と、（１−11）前記第１アドレスポインタに対するクロック
パルスを供給するために、前記第10手段から出力される
前記クロックパルスを数え下げするための第11手段と、（１−12）前記第６手段へのリセット信号から前記第６
手段のプリセット信号を得るための第12手段と、（１−13）前記第７手段からの出力の極性を反転し、パ
ルス幅変調された六相正弦波を発生するための第13手段
と、（１−14）前記第７手段から得られる復号信号の正方向
パルスの立上り時間を遅延させるための第14手段と、（１−15）過電流または電源瞬断を検知したときに、次
の第17手段へ前記パルス幅変調された信号を供給するこ
とを禁止するための第15手段とを有し、前記電力発生手
段は、（２−１）交流商用電源を直流電源に変換するための第
16手段と、（２−２）前記第15手段から得た信号を増幅し、次の第
18手段に十分な一定電流を供給するための第17手段と、（２−３）前記第７手段から供給される復号信号の負方
向パルスに関連したトランジスタのカットオフ遅れによ
る出力の短絡を防止するための前記第14手段を有し、前
記第17手段より供給される電流レベルを更に増幅して駆
動信号を発生し、該駆動信号を前記電動機巻線に加えて
前記電動機を回転させるための、縦続に接続した電力用
トランジスタを持つ第18手段とを有することを特徴とす
るインバータ。
【請求項２】特許請求範囲第１項に記載のインバータに
おいて、前記第１手段は二重マイクロプロセッサにより成り、前記第２手段はROMより成り、前記第３手段は電圧制御発振器より成り、前記第４手段は二重設定用RAMより成り、前記第５手段は三相RAMより成り、前記第６手段は三相プリセットカウンタより成り、前記第７手段は三相ラッチより成り、前記第８手段は二重プリセットカウンタより成り立ち、前記第９手段は３つのアドレスポインタより成り、前記第10手段は前記クロックパルスを256回数え下げる
ための８ビットカウンタより成り、前記第11手段は演算カウンタより成り、前記第12手段は遅延回路より成り、前記第13手段は電圧インバータより成り、前記第14手段は低域通過フィルタより成り、前記第15手段はゲート遮断回路より成り、前記第16手段はAC/DC変換器より成り、前記第17手段はベース駆動回路より成り、前記第18手段は電力増幅器より成り、前記第19手段は電動機巻線より成ることを特徴とするイ
ンバータ。
【請求項３】特許請求の範囲第２項に記載のインバータ
において、インバータ印加のための前記正弦波の量子化
および符号化は、前記単位振幅を持ち、異なった標本化
をしたいくつかの正弦波の中から１つの標本値の組合せ
を取り出して、準実時間的に行い、実際の電圧／周波数
の組合せに対するビットパターンを格納せずに行うよう
にしたことを特徴とするインバータ。
【請求項４】特許請求の範囲第２項に記載のインバータ
において、前記パルス幅変調した信号は256の異なった
量子化レベルを表す８ビット２進数の形に量子化し、該
量子化した２進データを更に符号化したことを特徴とす
るインバータ。
【請求項５】特許請求の範囲第２項記載のインバータに
おいて、前記マイクロプロセッサは４ビット形となし、
およびマスクROM・CMOS形であることを特徴とするイン
バータ。
【請求項６】特許請求の範囲第２項記載のインバータに
おいて、前記単相正弦波から前記三相正弦波を発生させ
るために、前記設定用RAM、前記三相RAM、前記第２およ
び第３アドレスポインタを使用し、Ｕ相正弦波のデータ
開始点をそれぞれ240度および120度ずらして、Ｖ相およ
びＷ相正弦波を得るようにして前記設定用RAMに格納さ
れたＵ相正弦波から前記三相正弦波を形成し、前記Ｕ相
正弦波および前記移相した正弦波を３サイクルにわたっ
て、前記三相RAMに伝送し、前記三相RAMのいずれか１つ
の前記書込み部の選択は、前記三相RAMの対応するチッ
プ許可端子に許可信号を与えることにより行うようにし
たことを特徴とするインバータ。
【請求項７】特許請求の範囲第２項記載のインバータに
おいて、前記パルス幅変調された正弦波は、前記符号化
した情報によって前記プリセットカウンタをプリセット
した後、前記三相プリセットカウンタと前記三相ラッチ
を用いて復号化し、復号化に当たり標本値を表すパルス
列の初めの「０」または「１」の個数および終わりの
「１」または「０」の個数は、前記プリセットカウンタ
の借出しビットの状態とリセット信号とにより求めら
れ、また前記ラッチへの前記クロックパルスによって求
められるようにしたことを特徴とするインバータ。
【請求項８】特許請求の範囲第２項記載のインバータに
おいて、前記三相RAMの読出しおよび書込みは前記第３
アドレスポインタを用いて同時に行い、当該書込みは当
該読出しの３回につき１回の割合で行うようにしたこと
を特徴とするインバータ。
【請求項９】特許請求の範囲第２項記載のインバータに
おいて、前記二重プリセットカウンタの前記動作部は前
記実時間クロックパルスを発生して、前記三相プリセッ
トカウンタおよび前記三相ラッチに印加し、一方前記プ
リセット値は、前記二重プリセットカウンタの前記待機
部に非実時間的に入れて、次のサイクルの実時間クロッ
クパルス発生のための準備をするようにしたことを特徴
とするインバータ。
【請求項１０】特許請求の範囲第２項記載のインバータ
において、前記U,V,W相正弦波のタイミング原点は前記
Ｕ相正弦波の０度位相角の点に選び、前記正弦波三相間
の同期がとれるようにしたことを特徴とするインバー
タ。
【請求項１１】電動機の電動機巻線へ入力する周波数と
電圧を制御するインバータにおいて、（１）最大および最小電圧／周波数包絡線の格納手段
と、（２）前記格納手段を参照し、指示周波数および電圧が
前記最大および最小電圧／周波数包絡線の内部にあるか
どうかを確認する手段と、（３）指示周波数および電圧の組合せに対し、ビットパ
ターンを実時間的に作成する手段と、（４）前記指示周波数および電圧を持つ信号を前記電動
機巻線に印加することにより、前記電動機を瞬時トルク
負荷に応じて、ほぼ最適な点で動作させるようにする手
段とを具えたことを特徴とするインバータ。
【請求項１２】電動機の電動機巻線へ入力する周波数お
よび電圧を制御し、その周波数範囲として10Hz以下より
120Hz以上までを有するインバータにおいて、（１）単位振幅を持つ正弦波に対し、異なった標本化を
行ったいくつかの組合せの標本値を格納し、また前記電
動機に関する最大および最小電圧／周波数包絡線を格納
する手段を有し、前記正弦波は数種類の異なった周波数
グループに分かれており、各々のグループはその中心周
波数に比例した周波数範囲を持たせることにより搬送周
波数の範囲が0.9kHzから1.5kHzになるようにし、また各
々のグループは異なる標本数を有し、その標本数は三相
印加のために３の倍数とし、更に、前記信号周波数範囲
と少なくとも10対１の比率で該搬送周波数が分離できる
ようにするために、ほぼ1.2kHz中心の搬送周波数を発生
させる手段と、（２）前記格納手段を参照し、指示周波数および電圧が
前記最大および最小電圧／周波数包絡線の内部にあるか
否かを確認する手段と、（３）指示周波数および電圧の組合せに対し、ビットパ
ターンを実時間的に作成する手段と、（４）前記指示周波数および電圧を持つ信号を前記電動
機巻線に印加することにより、前記電動機を、瞬時トル
ク負荷に応じて、高調波を減衰させつつ、ほぼ最適な点
で動作させるようにする手段とを具えたことを特徴とす
るインバータ。