JPH0735793A - 位相検出回路 - Google Patents
位相検出回路Info
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- JPH0735793A JPH0735793A JP17950093A JP17950093A JPH0735793A JP H0735793 A JPH0735793 A JP H0735793A JP 17950093 A JP17950093 A JP 17950093A JP 17950093 A JP17950093 A JP 17950093A JP H0735793 A JPH0735793 A JP H0735793A
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Abstract
(57)【要約】
【目的】 交流波形の位相差をマイクロプロセッサに読
み込むに当り、回路規模を小さくして小型で安価な位相
検出回路を得る。 【構成】 二種の交流波形を高電圧正極性と低電圧正負
極性とに分ける第１、第２比較回路２１，２０と、その
大小比較を行なう第３、第４比較回路２２，２３とを有
し、積分回路２４で位相差に当る積分値を、ピークホー
ルド回路２６，２７にて位相差や進み遅れのアナログ値
を得るようにしたものである。
み込むに当り、回路規模を小さくして小型で安価な位相
検出回路を得る。 【構成】 二種の交流波形を高電圧正極性と低電圧正負
極性とに分ける第１、第２比較回路２１，２０と、その
大小比較を行なう第３、第４比較回路２２，２３とを有
し、積分回路２４で位相差に当る積分値を、ピークホー
ルド回路２６，２７にて位相差や進み遅れのアナログ値
を得るようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、交流電圧・電流波形
等、交流波相互間の位相差をマイクロプロセッサへ読み
込むための位相検出回路に関する。
等、交流波相互間の位相差をマイクロプロセッサへ読み
込むための位相検出回路に関する。
【０００２】
【従来の技術】従来における位相検出回路としては、例
えば、図４、図５に示す回路がある。図４において、交
流電圧波形ｖ及び交流電流波形ｉは、第１比較回路１
ｉ，１ｖにより正負の小さな矩形波ＩＤ1 ，ＶＤ1 に整
形され、第２比較回路２ｉ，２ｖにより正極のみ大きな
矩形波ＩＤ2 ，ＶＤ2 に整形される。このうち、第１比
較回路１ｉによるＩＤ1 と第２比較回路１ｖによるＶＤ
2 とを第３比較回路３ａにて交流波形ｖ，ｉの位相に比
例した矩形波Ｄ1 とし、ＡＮＤ回路１０ａにてこの矩形
波Ｄ1 とクロック信号ＣＬとのアンドを採って位相クロ
ック信号ＤＣを作り、進みカウンタ１１ａにてこの信号
ＤＣをカウントアップする。そして、立上り検出回路６
ａにて矩形波ＶＤ2 の立上りにより作られたラッチ信号
ＬＡによりカウンタ１１ａのカウント値をラッチする。
また、ラッチ信号ＬＡを遅延回路１３ａにて遅延して得
たリセット信号ＲＥにてカウンタ１１ａをリセットして
いる。この一連の回路動作により交流電流波形ｉが交流
電圧波形ｖより進んでいる時、ラッチ回路１２ａには位
相差がクロック周波数に比例した精度でラッチされ、Ｃ
ＰＵ９により読み取ることができる。
えば、図４、図５に示す回路がある。図４において、交
流電圧波形ｖ及び交流電流波形ｉは、第１比較回路１
ｉ，１ｖにより正負の小さな矩形波ＩＤ1 ，ＶＤ1 に整
形され、第２比較回路２ｉ，２ｖにより正極のみ大きな
矩形波ＩＤ2 ，ＶＤ2 に整形される。このうち、第１比
較回路１ｉによるＩＤ1 と第２比較回路１ｖによるＶＤ
2 とを第３比較回路３ａにて交流波形ｖ，ｉの位相に比
例した矩形波Ｄ1 とし、ＡＮＤ回路１０ａにてこの矩形
波Ｄ1 とクロック信号ＣＬとのアンドを採って位相クロ
ック信号ＤＣを作り、進みカウンタ１１ａにてこの信号
ＤＣをカウントアップする。そして、立上り検出回路６
ａにて矩形波ＶＤ2 の立上りにより作られたラッチ信号
ＬＡによりカウンタ１１ａのカウント値をラッチする。
また、ラッチ信号ＬＡを遅延回路１３ａにて遅延して得
たリセット信号ＲＥにてカウンタ１１ａをリセットして
いる。この一連の回路動作により交流電流波形ｉが交流
電圧波形ｖより進んでいる時、ラッチ回路１２ａには位
相差がクロック周波数に比例した精度でラッチされ、Ｃ
ＰＵ９により読み取ることができる。
【０００３】図５（１）〜（７）までの波形は、交流ｉ
がｖより進んでいる状態で、矩形波ＩＤ1 ，ＶＤ2 を求
め、位相差Ｄ1 を求め、クロック信号ＣＬとＤ1 とのＡ
ＮＤをとり、クロックのカウントをラッチ信号ＬＡにて
ラッチし、その後カウンタ１１ａをリセット信号ＲＥに
てリセットする各波形である。
がｖより進んでいる状態で、矩形波ＩＤ1 ，ＶＤ2 を求
め、位相差Ｄ1 を求め、クロック信号ＣＬとＤ1 とのＡ
ＮＤをとり、クロックのカウントをラッチ信号ＬＡにて
ラッチし、その後カウンタ１１ａをリセット信号ＲＥに
てリセットする各波形である。
【０００４】ところが、交流波形ｉが交流波形ｖより遅
れている時にはカウント値が位相差より小さく、リセッ
ト信号の遅延時間により位相差がばらつくことになる。
このため、第１比較回路１ｖにてＶＤ1 、第２比較回路
２ｉにてＩＤ2 を得て、第３比較回路３ｂにて位相差に
対応する波形を求め、ＡＮＤ回路１０ｂにてクロック信
号のアンドを採り、遅れカウンタ１１ｂによるカウン
ト、ラッチ回路１２ｂによるラッチを行なっており、第
１、第２比較回路１ｖ，２ｉが前述の回路１ｉ，２ｖと
逆になって、遅れ信号の位相差を得ている。そして、進
みか遅れかの判定は、ラッチ回路１２ａ，１２ｂの大き
さの大きな方を採用して判定する。
れている時にはカウント値が位相差より小さく、リセッ
ト信号の遅延時間により位相差がばらつくことになる。
このため、第１比較回路１ｖにてＶＤ1 、第２比較回路
２ｉにてＩＤ2 を得て、第３比較回路３ｂにて位相差に
対応する波形を求め、ＡＮＤ回路１０ｂにてクロック信
号のアンドを採り、遅れカウンタ１１ｂによるカウン
ト、ラッチ回路１２ｂによるラッチを行なっており、第
１、第２比較回路１ｖ，２ｉが前述の回路１ｉ，２ｖと
逆になって、遅れ信号の位相差を得ている。そして、進
みか遅れかの判定は、ラッチ回路１２ａ，１２ｂの大き
さの大きな方を採用して判定する。
【０００５】
【発明が解決しようとする課題】上述の如く図４に示す
位相検出回路にあっては、クロック発生器やカウンタ１
１ａ，１１ｂ、あるいはラッチ回路１２ａ，１２ｂは、
それら自体規模が大きく、信号の大きさをＡ／Ｄ変換し
てＣＰＵ９に読み込みを行なう回路と共存するときに
は、装置が大型化しかつ高価となっている。
位相検出回路にあっては、クロック発生器やカウンタ１
１ａ，１１ｂ、あるいはラッチ回路１２ａ，１２ｂは、
それら自体規模が大きく、信号の大きさをＡ／Ｄ変換し
てＣＰＵ９に読み込みを行なう回路と共存するときに
は、装置が大型化しかつ高価となっている。
【０００６】本発明は、上述の問題に鑑み、大型で高価
な装置とならないよう、信号の大きさをＡ／Ｄ変換して
ＣＰＵに読み込むと同様に位相差を検出できる位相検出
回路の提供を目的とする。
な装置とならないよう、信号の大きさをＡ／Ｄ変換して
ＣＰＵに読み込むと同様に位相差を検出できる位相検出
回路の提供を目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
め、本発明は、二種の交流波形信号の一方を正極性時の
み直流高電圧を出力し負極性及び零時には零電圧を出力
する第１比較回路と、他方の交流波形信号を正負各極性
に応じて正負の直流低電圧を出力する第２比較回路と、
この第１比較回路と第２比較回路の各出力波形の大小を
比較する第３比較回路と、この第３比較回路の比較出力
のうち第２比較回路の出力の方が大きな場合の負電圧を
反転積分し正電圧にて放電する積分回路と、更に、上記
第３比較回路の立上りを検出して上記積分回路の出力電
圧をピークホールドするピークホールド回路と、このピ
ークホールド回路のアナログ出力をディジタルに変換す
るＡ／Ｄ変換器と、を有することを要旨とする。
め、本発明は、二種の交流波形信号の一方を正極性時の
み直流高電圧を出力し負極性及び零時には零電圧を出力
する第１比較回路と、他方の交流波形信号を正負各極性
に応じて正負の直流低電圧を出力する第２比較回路と、
この第１比較回路と第２比較回路の各出力波形の大小を
比較する第３比較回路と、この第３比較回路の比較出力
のうち第２比較回路の出力の方が大きな場合の負電圧を
反転積分し正電圧にて放電する積分回路と、更に、上記
第３比較回路の立上りを検出して上記積分回路の出力電
圧をピークホールドするピークホールド回路と、このピ
ークホールド回路のアナログ出力をディジタルに変換す
るＡ／Ｄ変換器と、を有することを要旨とする。
【０００８】また、本発明は、二種の交流波形信号の一
方を正極性時のみ直流高電圧を出力し負極性及び零時に
は零電圧を出力する第１比較回路と、他方の交流波形信
号を正負各極性に応じて正負の直流低電圧を出力する第
２比較回路と、この第２比較回路の出力が第１比較回路
の出力より大きい時直流正電圧を出力しその他の時には
零電圧を出力する第４比較回路と、上記第１比較回路又
は第２比較回路の立上りで得られるパルスにて上記第４
比較回路の出力電圧をピークホールドするピークホール
ド回路と、このピークホールド回路のアナログ出力をデ
ィジタルに変換するＡ／Ｄ変換器と、を有することを要
旨とする。
方を正極性時のみ直流高電圧を出力し負極性及び零時に
は零電圧を出力する第１比較回路と、他方の交流波形信
号を正負各極性に応じて正負の直流低電圧を出力する第
２比較回路と、この第２比較回路の出力が第１比較回路
の出力より大きい時直流正電圧を出力しその他の時には
零電圧を出力する第４比較回路と、上記第１比較回路又
は第２比較回路の立上りで得られるパルスにて上記第４
比較回路の出力電圧をピークホールドするピークホール
ド回路と、このピークホールド回路のアナログ出力をデ
ィジタルに変換するＡ／Ｄ変換器と、を有することを要
旨とする。
【０００９】さらに、本発明は、第２比較回路の立上り
出力に対し第１比較回路の立上り出力をラッチすること
により二種の交流波形信号の進み又は遅れを検出する回
路を備えたことを要旨とする。また、本発明は、第４比
較回路の出力である正電圧を積分し、Ａ／Ｄ変換する回
路を備えたことを要旨とする。
出力に対し第１比較回路の立上り出力をラッチすること
により二種の交流波形信号の進み又は遅れを検出する回
路を備えたことを要旨とする。また、本発明は、第４比
較回路の出力である正電圧を積分し、Ａ／Ｄ変換する回
路を備えたことを要旨とする。
【００１０】
【作用】二種の交流波形を高電圧正極性と低電圧正・負
極性とに分けて、その大小比較を行なうための回路とし
て全て比較回路を用い、更に積分、ピークホールドそれ
ぞれの回路にて位相差や進み遅れを取り出すことがで
き、Ａ／Ｄ変換後マイクロプロセッサにて任意のタイミ
ングで容易に読み込むことができる。
極性とに分けて、その大小比較を行なうための回路とし
て全て比較回路を用い、更に積分、ピークホールドそれ
ぞれの回路にて位相差や進み遅れを取り出すことがで
き、Ａ／Ｄ変換後マイクロプロセッサにて任意のタイミ
ングで容易に読み込むことができる。
【００１１】
【実施例】ここで、図１〜図３を参照して本発明の実施
例を説明する。図１において、交流電流波形ｉが入力さ
れる第２比較回路２０は、交流波形ｉを正負の低矩形波
ＩＤに整形するものであり、交流電圧波形ｖが入力され
る第１比較回路２１は、交流波形ｖを正の高矩形波ＶＤ
に整形するものである。
例を説明する。図１において、交流電流波形ｉが入力さ
れる第２比較回路２０は、交流波形ｉを正負の低矩形波
ＩＤに整形するものであり、交流電圧波形ｖが入力され
る第１比較回路２１は、交流波形ｖを正の高矩形波ＶＤ
に整形するものである。
【００１２】更に、比較回路２２，２３は、比較回路２
０，２１の出力であるＩＤ，ＶＤをそれぞれ入力して大
小比較を行なうものであり、第３比較回路２２として
は、第２比較回路２０の出力ＩＤが第１比較回路２１の
出力ＶＤより大きい時のみ負電圧を出力するもので、正
負の矩形波ＤＳを得る。
０，２１の出力であるＩＤ，ＶＤをそれぞれ入力して大
小比較を行なうものであり、第３比較回路２２として
は、第２比較回路２０の出力ＩＤが第１比較回路２１の
出力ＶＤより大きい時のみ負電圧を出力するもので、正
負の矩形波ＤＳを得る。
【００１３】第４比較回路２３としては、第２比較回路
２０の出力波形である正負矩形波が第１比較回路２１の
出力波形である正の矩形波より大きい時直流正電圧Ｄを
生じ、その他の時零電圧出力を得るものである。
２０の出力波形である正負矩形波が第１比較回路２１の
出力波形である正の矩形波より大きい時直流正電圧Ｄを
生じ、その他の時零電圧出力を得るものである。
【００１４】積分回路２４では、第３比較回路２２の出
力ＤＳを負電圧にて反転積分し、出力ＤＳを正電圧時に
零電圧まで放電している。また、第３比較回路２２の出
力ＤＳの正の立上りを検出するため立上り検出回路２５
が備えられ、この立上り検出回路２５からホールド信号
ＳＰが得られる。
力ＤＳを負電圧にて反転積分し、出力ＤＳを正電圧時に
零電圧まで放電している。また、第３比較回路２２の出
力ＤＳの正の立上りを検出するため立上り検出回路２５
が備えられ、この立上り検出回路２５からホールド信号
ＳＰが得られる。
【００１５】ピークホールド回路２６では、積分回路２
４の出力ＳＤをホールド信号ＳＰによりピークホールド
して、出力信号ＤＨを得る。他方、第４比較回路２３の
出力Ｄはピークホールド回路２７にてホールドされ、出
力信号ＬＤを得る。このときのホールド信号は、第２比
較回路２０の正負矩形波ＩＤの立上りを検出する立上り
検出回路２８により得られる。
４の出力ＳＤをホールド信号ＳＰによりピークホールド
して、出力信号ＤＨを得る。他方、第４比較回路２３の
出力Ｄはピークホールド回路２７にてホールドされ、出
力信号ＬＤを得る。このときのホールド信号は、第２比
較回路２０の正負矩形波ＩＤの立上りを検出する立上り
検出回路２８により得られる。
【００１６】そして、ピークホールド回路２６，２７の
出力ＤＨ，ＬＤは、Ａ／Ｄ変換器２８にて他のアナログ
信号ｌｖと共にＡ／Ｄ変換されディジタル信号がＣＰＵ
３０に入力される。なお、Ａ／Ｄ変換器２９は任意のタ
イミングで起動され、ＣＰＵ３０にディジタル値が読み
込まれる。
出力ＤＨ，ＬＤは、Ａ／Ｄ変換器２８にて他のアナログ
信号ｌｖと共にＡ／Ｄ変換されディジタル信号がＣＰＵ
３０に入力される。なお、Ａ／Ｄ変換器２９は任意のタ
イミングで起動され、ＣＰＵ３０にディジタル値が読み
込まれる。
【００１７】上述の図１に示す構成において、交流電流
波形ｉが、交流電圧波形ｖより３０°進んでいる場合の
波形を図２に示す。波形（１）は原電流もしくは電圧波
形ｉ，ｖであり、第２比較回路２０の出力ＩＤ及び第１
比較回路２１の出力ＶＤが波形（２）である。波形
（３）は出力ＩＤとＶＤとの大小比較を行なう第３比較
回路２２の出力ＤＳで、位相差に当る負電圧が出力され
る。波形（４）は積分回路２４による負電圧の反転積分
値ＳＤである。一方、波形（３）である出力ＤＳの立上
りを検出してホールド信号ＳＰを波形（５）にて示す。
この結果、位相差に当る波形（４）の信号ＳＤのピーク
がホールドされ出力波形（６）である信号ＤＨを得る。
すなわち、位相差ＤＨを得る。
波形ｉが、交流電圧波形ｖより３０°進んでいる場合の
波形を図２に示す。波形（１）は原電流もしくは電圧波
形ｉ，ｖであり、第２比較回路２０の出力ＩＤ及び第１
比較回路２１の出力ＶＤが波形（２）である。波形
（３）は出力ＩＤとＶＤとの大小比較を行なう第３比較
回路２２の出力ＤＳで、位相差に当る負電圧が出力され
る。波形（４）は積分回路２４による負電圧の反転積分
値ＳＤである。一方、波形（３）である出力ＤＳの立上
りを検出してホールド信号ＳＰを波形（５）にて示す。
この結果、位相差に当る波形（４）の信号ＳＤのピーク
がホールドされ出力波形（６）である信号ＤＨを得る。
すなわち、位相差ＤＨを得る。
【００１８】一方、第４比較回路２３の出力電圧Ｄは、
波形（７）に示すように出力ＩＤが出力ＶＤより大きい
時のみ得られるため、ＩＤ進み出力Ｄを得ることにな
る。そして、この出力ＤをＩＤの立上り時点でのホール
ド信号ＩＰにて波形（８）の如く求め、ピークホールド
信号ＬＤを波形（９）の如く求める。
波形（７）に示すように出力ＩＤが出力ＶＤより大きい
時のみ得られるため、ＩＤ進み出力Ｄを得ることにな
る。そして、この出力ＤをＩＤの立上り時点でのホール
ド信号ＩＰにて波形（８）の如く求め、ピークホールド
信号ＬＤを波形（９）の如く求める。
【００１９】こうして、ピークホールド信号ＤＨとＬＤ
とのアナログ信号をＡ／Ｄ変換器２９にてディジタル値
としてＣＰＵに読み込まれ、この信号ＤＨのディジタル
値は交流波形ｉ，ｖの位相差に比例した値となり、また
信号ＬＤのディジタル値は交流波形ｉがｖより進んでい
るときの値で遅れている時は零カウントとなる。
とのアナログ信号をＡ／Ｄ変換器２９にてディジタル値
としてＣＰＵに読み込まれ、この信号ＤＨのディジタル
値は交流波形ｉ，ｖの位相差に比例した値となり、また
信号ＬＤのディジタル値は交流波形ｉがｖより進んでい
るときの値で遅れている時は零カウントとなる。
【００２０】次に、図３は交流電圧波形ｖが交流電流波
形ｉより進んでいる場合を示しており、波形（１）は波
形（２）のＩＤ，ＶＤを得てＩＤ＞ＶＤの状態にて波形
（３）に示す負電圧ＤＳが出力される。この後、積分回
路２４による反転積分により波形（４）に示す出力ＳＤ
を得て、ホールド信号ＳＰにより位相差に当るピークホ
ールド出力ＤＨ（波形（６））を得る。
形ｉより進んでいる場合を示しており、波形（１）は波
形（２）のＩＤ，ＶＤを得てＩＤ＞ＶＤの状態にて波形
（３）に示す負電圧ＤＳが出力される。この後、積分回
路２４による反転積分により波形（４）に示す出力ＳＤ
を得て、ホールド信号ＳＰにより位相差に当るピークホ
ールド出力ＤＨ（波形（６））を得る。
【００２１】他方、出力ＩＤが出力ＶＤより大きい時の
み得られる出力Ｄを第４比較回路２３の出力として波形
（７）に示すように得るが、ＩＤがＶＤより遅れている
ため波形（８）の出力ＩＤの立上りＩＰが出力Ｄと異な
る時点となっており、波形（９）に示すピークホールド
回路２７の出力は零電位のままである。
み得られる出力Ｄを第４比較回路２３の出力として波形
（７）に示すように得るが、ＩＤがＶＤより遅れている
ため波形（８）の出力ＩＤの立上りＩＰが出力Ｄと異な
る時点となっており、波形（９）に示すピークホールド
回路２７の出力は零電位のままである。
【００２２】すなわち、位相差ＤＨが得られると共に、
ｖに対してｉが遅れてＬＤが零電位となる。これまでの
説明では交流波形相互の進み遅れをピークホールド出力
ＬＤの有無で検出していたが、ＶＤの立上り時点をとら
えてラッチすることにより検出する回路とすることもで
きる。また、出力ＤＳの正負矩形波の反転積分を行なっ
ていたが、出力Ｄの正矩形波の積分による位相差のアナ
ログレベル化をする回路としても同じである。
ｖに対してｉが遅れてＬＤが零電位となる。これまでの
説明では交流波形相互の進み遅れをピークホールド出力
ＬＤの有無で検出していたが、ＶＤの立上り時点をとら
えてラッチすることにより検出する回路とすることもで
きる。また、出力ＤＳの正負矩形波の反転積分を行なっ
ていたが、出力Ｄの正矩形波の積分による位相差のアナ
ログレベル化をする回路としても同じである。
【００２３】
【発明の効果】以上説明したように本発明によれば、従
来のようにクロック発生器、カウンタ、ラッチ回路等を
用いることなく交流波形ｉｖの位相差や進み遅れを得る
ことができる。
来のようにクロック発生器、カウンタ、ラッチ回路等を
用いることなく交流波形ｉｖの位相差や進み遅れを得る
ことができる。
【図１】本発明の実施例を示すブロック図である。
【図２】交流波形ｉが３０°進んだ状態での波形図であ
る。
る。
【図３】交流波形ｉが４５°遅れた状態での波形図であ
る。
る。
【図４】従来例のブロック図である。
【図５】従来例での波形図である。
２０ 第２比較回路 ２１ 第１比較回路 ２２ 第３比較回路 ２３ 第４比較回路 ２４ 積分回路 ２５，２８ 立上り検出回路 ２６，２７ ピークホールド回路 ２９ Ａ／Ｄ変換器 ３０ ＣＰＵ
Claims (4)
- 【請求項１】 二種の交流波形信号の一方を正極性時の
み直流高電圧を出力し負極性及び零時には零電圧を出力
する第１比較回路と、 他方の交流波形信号を正負各極性に応じて正負の直流低
電圧を出力する第２比較回路と、 この第１比較回路と第２比較回路の各出力波形の大小を
比較する第３比較回路と、 この第３比較回路の比較出力のうち第２比較回路の出力
の方が大きな場合の負電圧を反転積分し正電圧にて放電
する積分回路と、 更に、上記第３比較回路の立上りを検出して上記積分回
路の出力電圧をピークホールドするピークホールド回路
と、 このピークホールド回路のアナログ出力をディジタルに
変換するＡ／Ｄ変換器と、 を有する位相検出回路。 - 【請求項２】 二種の交流波形信号の一方を正極性時の
み直流高電圧を出力し負極性及び零時には零電圧を出力
する第１比較回路と、 他方の交流波形信号を正負各極性に応じて正負の直流低
電圧を出力する第２比較回路と、 この第２比較回路の出力が第１比較回路の出力より大き
い時直流正電圧を出力しその他の時には零電圧を出力す
る第４比較回路と、 上記第１比較回路又は第２比較回路の立上りで得られる
パルスにて上記第４比較回路の出力電圧をピークホール
ドするピークホールド回路と、 このピークホールド回路のアナログ出力をディジタルに
変換するＡ／Ｄ変換器と、 を有する位相検出回路。 - 【請求項３】 第２比較回路の立上り出力に対し第１比
較回路の立上り出力をラッチすることにより二種の交流
波形信号の進み又は遅れを検出する回路を備えた請求項
１記載の位相検出回路。 - 【請求項４】 第４比較回路の出力である正電圧を積分
し、Ａ／Ｄ変換する回路を備えた請求項２記載の位相検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05179500A JP3099312B2 (ja) | 1993-07-21 | 1993-07-21 | 位相検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05179500A JP3099312B2 (ja) | 1993-07-21 | 1993-07-21 | 位相検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0735793A true JPH0735793A (ja) | 1995-02-07 |
| JP3099312B2 JP3099312B2 (ja) | 2000-10-16 |
Family
ID=16066910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05179500A Expired - Fee Related JP3099312B2 (ja) | 1993-07-21 | 1993-07-21 | 位相検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099312B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114325094A (zh) * | 2021-12-29 | 2022-04-12 | 中国科学院上海微系统与信息技术研究所 | 一种相位信息测量装置及方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7407443B2 (en) | 2004-09-07 | 2008-08-05 | Nike, Inc. | Structure of a golf club head or other ball striking device |
-
1993
- 1993-07-21 JP JP05179500A patent/JP3099312B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114325094A (zh) * | 2021-12-29 | 2022-04-12 | 中国科学院上海微系统与信息技术研究所 | 一种相位信息测量装置及方法 |
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| Publication number | Publication date |
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| JP3099312B2 (ja) | 2000-10-16 |
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