JPH07335613A - 材料層のエッチング方法 - Google Patents

材料層のエッチング方法

Info

Publication number
JPH07335613A
JPH07335613A JP6019846A JP1984694A JPH07335613A JP H07335613 A JPH07335613 A JP H07335613A JP 6019846 A JP6019846 A JP 6019846A JP 1984694 A JP1984694 A JP 1984694A JP H07335613 A JPH07335613 A JP H07335613A
Authority
JP
Japan
Prior art keywords
etching
material layer
layer
rate
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6019846A
Other languages
English (en)
Inventor
Charles W Stager
チャールズ・ダブリュー・ステイジャー
Paul M Winebarger
ポール・エム・ワインバーガー
Gregory S Ferguson
グレゴリー・エス・ファーガソン
Christopher A Turman
クリストファー・エイ・ターマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH07335613A publication Critical patent/JPH07335613A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

(57)【要約】 （修正有） 【目的】加工されて凹凸のはげしい半導体素子表面を制
御されたドライエッチングで効率良く平坦化する。 【構成】処理すべき半導体素子を含むウエハ３４はチャ
ンバ３２内にあってドライエッチング処理される。ウエ
ハ３４の表面状態は測定デバイス４０で絶えずモニタさ
れ、測定データはコンピュータ４２に送られ、コンピュ
ータはこのデータに基づいて流量コントローラ３８を制
御してエッチンガスの流量を調節してエッチング速度を
最適値に維持する。またコンピュータ４２は中央処理装
置３６を開いて半導体装置システム３０を制御してエッ
チング環境を常に最適状態に保つことに協力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に半導体技術に関
し、さらに詳しくは、半導体工程の監視および制御に関
する。
【０００２】
【従来の技術と発明が解決しようとする課題】一貫性が
あり信頼のおけるエッチング処理は、集積回路（ＩＣ）
の製造にとって重要である。エッチング処理を用いて、
材料層の一部分を取り除き、コンタクトおよびビアの形
成，材料層の平面化，トレンチ絶縁部の形成，相互接続
層のエッチングと定義などの作業を行い、トランジスタ
の寸法と形状を決定し、複数の材料層の部分を自己整合
させて側壁スペーサの形成を行い、さらにエッチング処
理は、一般にＩＣ処理においてより広範に用いられる。
通常、集積回路には、その製造サイクルの間に、数十回
ないし数百回のエッチング処理が行われる。
【０００３】多くのエッチング処理では、材料層をフォ
トレジストなどのリソグラフィックにパターン化したマ
スク層でマスキングする。マスク層は、材料層の露出部
分と、非露出部分とを定義する。材料層の露出部分は、
化学的および／または機械的エッチング工程を受ける
が、これらはプラズマ・エッチング，等方性エッチン
グ，異方性エッチング，反応性イオン・エッチング（Ｒ
ＩＥ）または同様のエッチング工程である。エッチング
工程の品質は、一貫性，選択性および反復性に大きく依
存する。たとえば、エッチング工程は、ウェーハとＩＣ
ダイにまたがって均一にエッチングしなければならな
い。エッチング工程は、他の材料（すなわち金属，シリ
コン，多結晶シリコン，窒化物など）に大きな損傷を与
えたり、除去せずにある種の材料（すなわち酸化物）を
エッチングすることができなければならない。さらに、
エッチング工程（すなわちエッチング速度，側壁のプロ
フィル，選択性など）が時間と共に変動してはならな
い。
【０００４】反復性と一貫性とを達成するために、エッ
チング工程をタイミングをとりながら実行することがで
きる（タイム・エッチング：timed etch）。タイム・エ
ッチングでは、技術者は、エッチングを必要とする材料
層が常に一定に形成されることを想定する。たとえば、
材料層は、厚みが一定で、化学的な組成が一定で、不純
物濃度が一定で、表面形状（topography）なども一定で
ある。次に技術者は、エッチング・システムの固定条件
（すなわち、一定の温度，一定の圧力，一定のガス流量
など）を与えられた場合に、材料層を適切にエッチング
するためにかかる時間を計算する。次に、材料層は計算
された時間間隔の間エッチングされ、適切にエッチング
されることが望ましい。多くの場合、タイム・エッチン
グが終了した後で、第２回目のタイム・エッチングが行
われるが、これは「ソフト・エッチング」または「オー
バーエッチング」として知られている。オーバーエッチ
ングは、２回目のエッチング工程で、タイム・エッチン
グの後も続いて、材料層が適切にエッチングされるよう
にする。オーバーエッチングは、通常は侵食性の少ない
（エッチング速度が遅い、選択性が良いなど）エッチン
グである。 完全に一貫性のある工程はない。そのため
に、材料層の厚み，化学的組成，不純物濃度，表面形状
などは、ダイによって、ウェーハによって、機械によっ
て異なり、条件が変化する（すなわちＨ2 Ｏガスの放
出，エッチング・チャンバの重合，ガス流量の変化な
ど）ので時間と共に変動する。圧力の変動，温度の変動
などのエッチング処理の変動も起こる。材料層の変動お
よび／またはエッチング工程の変動が起こると、タイム
・エッチングによって正確にエッチングが行われず、接
触部が形成されなければならないところに開路ができた
り、下にある他の露出された材料層に対して過度の損傷
が与えられたり、フォトレジストの損失が増えたり、過
度のエッチングにより短絡が起こったり、平面化処理に
より材料層のエッチングが不足したり（アンダーエッチ
ング）、過度になったり、（オーバーエッチング）す
る。マイクロローディングおよびマクロローディングに
関する問題が増大し、他の既知の問題も起こることがあ
る。一般に、タイム・エッチングは、集積回路処理に特
有の変動を克服するために充分制御されてはいない。
【０００５】他のエッチング工程としては、レジスト・
エッチバック技術があり、これは平面化されたあるいは
円滑化された材料層を形成するために用いられる。一般
には、平面的でない材料層が基板上に形成される。平面
的なフォトレジスト層が、平面的でない材料層の上に形
成される。フォトレジスト層および材料層は、タイム・
エッチング剤にさらされ、このタイム・エッチング剤は
材料層とフォトレジストとを同じエッチング速度、たと
えば毎分５００オングストロームでエッチングする。フ
ォトレジストの平面的な表面プロフィルが材料層内に転
写／エッチングされて、平面的な材料層ができる。
【０００６】上述のように、材料層，フォトレジストお
よび処理条件の変動により、材料層のエッチング速度と
フォトレジストのエッチング速度とが等しくなくなるこ
とがある。そのため材料層は過剰にエッチングされた
り、エッチングが不足したり、さらに／あるいは完全に
平面化されないことがある。それゆえに、従来のレジス
ト・エッチバック法は、望み通りの信頼性および一貫性
を持たない。
【０００７】一貫したエッチング処理を行うためには、
終点検出（endpoint detection）を用いるとよい。終点
検出は、タイム・エッチング処理に代わるものである。
終点検出法は、エッチング剤環境の光学スペクトルを監
視する。光学スペクトルから出た種々の信号が一定の変
化速度またはある絶対的レベルに近づくと、エッチング
が終了する。終点検出により、エッチング工程はより信
頼性をもって終了することができるが、終点検出法はエ
ッチング工程の間のエッチング剤の制御に関しては何も
しない。そのために、エッチング速度，平面化，側壁プ
ロフィルなどが常に一定であるとは限らない。
【０００８】場合によっては、終点検出法よりも進んだ
工程を用いてエッチングの進行を追跡することがある。
場合によっては、全発光と全エッチング工程時間（すな
わちはじめから終りまで）をコンピュータにより記憶す
る。エッチングが終了すると、コンピュータまたは人間
のユーザが時間軸に対する実際の発光と最適な発光のプ
ロットとを比較して、エッチングが最適に行われたか否
かを判断する。時間に対して、発光が最適でない場合
は、技術者にそのエッチング工程が仕様外であることが
知らされる。残念ながら、コンピュータ内で発光が比較
されても、そのエッチングはすでに終了しており、損傷
はすでに起こっている。その後の工程を改良しても、す
でに起こった損傷を補修することはできない。
【０００９】エッチング工程の性能を改善するために用
いられる別の方法として、２段階エッチング（two-step
etch ）として知られる方法がある。一般に、第１のエ
ッチング剤または第１群のエッチング環境条件を用い
て、一定の時間または終点に達するまで材料層をエッチ
ングする。第１のエッチング剤がそのエッチングを終了
すると、第２のエッチング剤または第２群のエッチング
環境条件を、一定の時間または終点に達するまでその材
料層に適用する。２段階エッチング工程は、選択性を改
善するために用いられるが、エッチング工程の正確な制
御のために用いるのではない。一般に、２段階エッチン
グ工程は、２回の背面から背面までの従来のエッチング
を行い、従来の方法でエッチング環境の制御および終点
検出を行う（すなわち終点検出またはタイム・エッチン
グ）。
【００１０】一般に、上述された方法は、装置の許容度
と仕様の変動，工程条件の変動，周辺環境パラメータの
変動，人的な誤り，ガス流量の変動，表面形状の変動，
既知のローディング効果など動的な問題に対する静的な
解決策である。
【００１１】
【課題を解決するための手段】本発明により前述の欠点
が克服され、他の利点も得られる。本発明は、ある形態
では、半導体エッチング・システム内で材料層をエッチ
ングする方法である。この方法は、材料層をエッチング
環境にさらすことにより開始される。材料層のエッチン
グ速度が監視される。エッチング環境を変えて、前記の
エッチング速度を、選択された許容範囲内にある選択さ
れたエッチング速度に維持する。
【００１２】本発明は、以下の詳細な説明と、添付の図
面とによりさらに明確に理解されよう。
【００１３】
【実施例】図１には、本発明による平面化および／また
はエッチングに適した構造が示される。半導体装置チャ
ンバ１０は、半導体ウェーハ１１を保持または支持す
る。ウェーハ１１は基板１２を有する。基板１２は、シ
リコン，ヒ化ガリウム，シリコン・オン・サファイア
（ＳＯＳ），エピタキシャル形成物，ゲルマニウム，ゲ
ルマニウム・シリコン，ダイアモンド，絶縁物上シリコ
ン（ＳＯＩ）材料，再結晶化多結晶シリコン，多結晶シ
リコンおよび／または同様の基板材料でできている。好
ましくは、基板１２は、通常は単結晶のシリコンででき
ている。拡散部（図示せず）および埋込層（図示せず）
が基板１２内に形成されることもある。
【００１４】図１には、デバイス層１４が図示される。
デバイス層１４は、１つ以上の材料層を示し、これらは
基板１２の上に形成することができる。デバイス層１４
には、トレンチ分離部，シリコンの局所酸化物（ＬＯＣ
ＯＳ）分離部，多結晶シリコン緩衝ＬＯＣＯＳ（ＰＢ
Ｌ），フィールド保護分離部などがある。デバイス層１
４には、湿式または乾式二酸化シリコン（ＳｉＯ2 ），
窒化物材料，テトラエチルオルトシリケート（ＴＥＯ
Ｓ）をベースにした酸化物，リン化ホウ素シリケート・
ガラス（ＢＰＳＧ），ホウ素シリケート・ガラス（ＰＳ
Ｇ），リン化シリケート・ガラス（ＢＳＧ），酸化物−
窒化物−酸化物（ＯＮＯ），五酸化タンタル（Ｔａ2 Ｏ
5 ），プラズマ強化窒化シリコン（Ｐ−ＳｉＮx ），酸
化チタン，酸窒化物，強電材料および／または同様の誘
電性材料などの酸化物／誘電層を含む。デバイス層１４
には、エピタキシャル形成部，ゲルマニウム・シリコン
層，絶縁物上シリコン（ＳＯＩ）層，再結晶化多結晶シ
リコン，多結晶シリコン，非晶性シリコン，珪化層，サ
リサイド化層，金属材料，耐熱性金属，金属複合物，導
電性酸化物などの導電層が含まれる。デバイス層１４
は、酸化金属半導体（ＭＯＳ）トランジスタ，バイポー
ラ・トランジスタ，ダイオード，薄膜トランジスタ（Ｔ
ＦＴ），ＳＯＩトランジスタ，コンデンサ，論理ゲー
ト，抵抗などのデバイスを形成する。一般に、デバイス
層１４は、本件で教示される工程が集積回路（ＩＣ）の
処理の間はいつでも用いることができることを示す。
【００１５】パターニングされた材料層は、領域１６を
形成する。領域１６は、通常、多結晶シリコン領域また
は金属領域などの導電性領域である。領域１６と層１４
は、平面的でないウェーハ１１の表面形状を形成する。
場合によっては、領域１６の形成により、でこぼこの表
面形状（severe topography ）ができる。たとえば、金
属層を用いると、ウェーハ１１内に数ミクロン程度の垂
直高さの変動が起こる。一般的に、選択的に形成された
あるいはパターニングされた材料層は、集積回路表面上
に均一でない表面形状を形成する。
【００１６】図１では、誘電層１８が、領域１６を覆っ
て形成される。通常、層１８は、ＢＰＳＧ，ＴＥＯＳベ
ースの酸化物，窒化シリコン，二酸化シリコンまたは同
様の誘電層のいずれか１つである。層１８は、ＴＥＯＳ
ベースの酸化物であることが好ましい。複合酸化物材料
を用いて誘電層１８を形成してもよい。通常、誘電層１
８は付着されるが、実施例によっては成長させることも
できる。層１８が形成されると、層１８は通常は共形に
なる（すなわち図示されるように下にある表面の形状に
従う）。
【００１７】材料層２０は、層１８を覆って形成され
る。材料２０は、層１８の表面よりも平面的な表面を有
する任意の材料層である。さらに、材料２０は、層１８
とほぼ同じエッチング速度でエッチングすることができ
るものでなければならない。これらの理由から、材料２
０は、通常は、フォトレジスト材料または同様のスパン
オン・ポリマである。他の実施例では、材料２０はスピ
ンオンガラス（ＳＯＧ），リフロー酸化物などでもよ
い。
【００１８】均一でない表面形状のために、多くの既知
の問題が起こる。１つは、フォトリソグラフィック・シ
ステムの焦点の深さによるフォトリソグラフィック機能
の低下である。別の問題は、エッチングに関わって起こ
る問題である「ストリンガ」として知られる構造または
現象である。エッチングの選択性に関わる他の問題は、
でこぼこの表面形状をエッチングする際に起こる。相互
接続部の抵抗が増大する。膜を共形に覆うことが、より
難しくなる。角や端部が鋭くなるでこぼこの表面形状に
より、電界が増加し、短絡を起こす可能性が大きくな
り、容量性結合およびクロストークを増大する。一般
に、でこぼこの表面形状を有する表面よりも、平面的な
表面のほうが後の処理がはるかに簡単である。
【００１９】図１では、材料２０が半導体装置エッチン
グ・システム内でエッチング剤によりエッチングされ
る。一例としてのエッチング剤は、ＣＦ4 ／ＣＨＦ3 の
混合物であるが、他のレジスト／酸化物エッチング剤も
ある。エッチング剤は、窒素，アルゴンなどの不活性キ
ャリア・ガスにより運ばれる。材料２０の表面は、エッ
チング剤とエッチング・チャンバ環境のパラメータによ
り規定されるエッチング速度に基づき、ラインＡからラ
インＢまでエッチングされる。エッチング・チャンバ環
境のパラメータ（すなわち圧力，温度，電極分離，ガス
流量，電圧電位，エネルギ，チャンバの寸法，エッチン
グ剤中の薬種およびガス濃度）は、半導体装置エッチン
グ・システムまたはコンピュータにより決定される。材
料２０の表面がラインＣまでエッチングされ、層１８の
表面が露出されるまでエッチングは行われる。
【００２０】この時点で、エッチング剤は層１８のエッ
チングを始める。層１８のエッチング速度と材料２０の
エッチング速度とが等しいか、あるいはほぼ等しく維持
される（すなわち互いにほぼ１０％以内）と、材料層２
０の平面的な表面は、図２に示されるように層１８内に
エッチング／転写される。最低でも局部的な平面化が行
われ、一定の条件下では全体的な平面化が可能になる。
【００２１】層１８が酸化材料または酸化化合物である
場合は、層１８のエッチングにより、酸素が周辺環境に
放出される。材料２０は、通常はフォトレジスト材料で
作られ、酸素がフォトレジストをエッチングする。その
ために、層１８が露出されエッチングを開始すると、エ
ッチング反応により放出された酸素がフォトレジスト
（すなわち材料２０）のエッチング速度を変える。フォ
トレジストのエッチング速度は、酸素濃度が高くなるに
つれて増大する。エッチング速度がこのように変化する
と、層１８内に平面的でない表面ができるのでこの変化
は望ましいことではない。さらに、エッチング速度の変
動は、常に、既知のＨ2 Ｏガスの放出，チャンバの重
合，膜厚の変動（すなわち付着厚の変動），ウェーハ間
の変動，ロット間の変動，汚染およびエッチング・チャ
ンバ環境とエッチング剤の許容値／変動を介して起こ
る。このような変動により、層１８の表面が平面的でな
くなる。
【００２２】たとえば、図３は、材料層２０が層１８よ
りも速くエッチング（侵食）するときに起こる表面形状
を示す。層１８の表面形状は、図１を図３と比較するこ
とによりわかるように、小さくなる（すなわち段の高さ
が小さくなる）が、層１８の表面はまだ望み通り平面的
にはなっていない。
【００２３】図４では、材料層２０は層１８よりもゆっ
くりと侵食して、その結果できた層１８の表面が図示さ
れている。層１８の表面は、エッチング速度の変動によ
り平面的でない。そのため、図２に示されるようなより
平面的な表面を形成するためには、材料２０と層１８と
の間のエッチング速度の変動を最小限に抑えねばならな
い。
【００２４】図５は、エッチング・システムをそれぞれ
通過する４つの異なる酸素流速度に関して、フォトレジ
ストに対する酸化物のエッチング選択性を示す。Ｙ軸に
示される選択性は、酸化物のエッチング速度をフォトレ
ジスト・エッチング速度で除算したものである。理想的
な平面化処理のためには、選択性はエッチング工程全体
を通じて、１であるべきである。１の選択性とは、フォ
トレジストとＴＥＯＳとが等しい速度で侵食するという
ことである。Ｘ軸は、ウェーハ表面積の関数として、露
出されたＴＥＯＳの表面積を示す。エッチングが始まっ
たときは、フォトレジストだけが露出されて、露出され
たＴＥＯＳの面積はゼロ％である。レジストがある地点
までエッチングされると、ＴＥＯＳが露出され始める。
ＴＥＯＳが露出されると、酸素が周囲のエッチング環境
に放出され、選択性は図５に示されるように変化する。
フォトレジストのエッチング速度が速くなると、選択性
は小さくなる。
【００２５】ウェーハの表面形状により決まるある関数
においては、ＴＥＯＳの露出割合が０％から１００％に
なる。０％から１００％への移行は、階段関数のように
急激であることも、数分間かかることもある。集積回路
により、ロットにより、またウェーハによって、それぞ
れ０％のＴＥＯＳ露出面積から、１００％のＴＥＯＳ露
出面積まで異なる移行曲線を有する。図５は、単独のウ
ェーハに関しても、固定／静止酸素流速度では、エッチ
ング工程全体について所望の選択性（選択性＝１）を達
成できないことを示す。さらに、ウェーハ間の変動，ロ
ット間の変動，装置システム間の変動および集積回路間
の変動が、静止エッチング工程のガス流量を望ましくな
いものにする。そのために、ガス流量をその場で変更し
て、時間の経過と共に工程の選択性を最適にしなければ
ならない。また、半導体エッチング・システム・チャン
バ圧力，半導体エッチング・システム・チャンバ温度，
半導体エッチング・システム電圧電位，半導体エッチン
グ・システム・チャンバ・エネルギ，半導体エッチング
・システム・チャンバ寸法，半導体エッチング・システ
ム電極分離，半導体エッチング・システムガス流量，半
導体エッチング・システム・チャンバ薬剤および／また
は半導体エッチング・システム周辺ガス濃度などのエッ
チング環境条件は、動的に変化されて選択性に影響を与
えることがある。一般に、エッチング工程全体に関して
最適な選択性を得るには、その場でエッチング環境に対
して１つ以上の動的な変化を起こさねばならない。
【００２６】図６ないし図８はそれぞれ、露出された酸
化物表面積の割合をエッチング時間に対比させたグラフ
である。図６では、領域Ａはフォトレジスト（すなわち
図１の材料２０）だけがエッチングされる時間の領域で
ある。領域Ａでは、酸化物の表面は露出していない。領
域Ｂでは、わずかな初期の割合の酸化層が露出され、フ
ォトレジストがエッチングで除去されると、露出された
割合は徐々に増加して、ついには１００％の酸化物表面
積が露出およびエッチングされる。領域Ｃでは、フォト
レジスト（材料２０）がすべて除去されてしまったため
に、酸化物（層１８）のみがエッチングされる。選択性
を１の値に維持すると、層１８は実質的に平面的な表面
を有する。エッチング速度／選択性の変動の大部分は、
領域Ｂの間に起こる。図６に示されるような領域Ｂの暫
時的な変化は、マイクロプロセッサまたはマイクロコン
トローラを持つウェーハに典型的に特有のものである。
【００２７】図７では、領域Ａはフォトレジスト（すな
わち図１の材料２０）のみがエッチングされる時間の領
域である。領域Ａでは、酸化物の表面は露出されていな
い。領域Ｂは、酸化物の露出された表面積が０％から１
００％に移る時間の領域である。図７の領域Ｂは、図６
の領域Ｂよりもさらに急激である。図７は、ＤＲＡＭ，
ＳＲＡＭ，ＥＰＲＯＭ，フラッシュＥＰＲＯＭ，ＥＥＰ
ＲＯＭ，不揮発性メモリなどの反復性のある表面形状部
およびその他の反復性のある表面形状の回路の特徴をよ
り明確に表す。領域Ｃでは、１００％の酸化物面積が露
出されエッチングされている。
【００２８】図８では、領域Ａは、フォトレジスト（す
なわち図１の材料２０）のみがエッチングされる時間の
領域である。領域Ａでは、酸化物の表面は露出されてい
ない。領域Ｂは、酸化物の露出された表面積が０％から
１００％に移る時間の領域である。図８のグラフに用い
られた集積回路は、表面のほぼ３０％が第１の高さにあ
り、表面の３０％が第１の高さよりは低い第２の高さに
あり、表面の３０％が第２の高さよりは低い第３の高さ
にあるような酸化物の表面形状を有する。領域Ｃでは、
１００％の酸化物面積が露出されエッチングされてい
る。
【００２９】図６ないし図８は、異なるＩＣ部分が異な
る開始時と、異なる終了時と、異なる時間関数と、異な
る速度で酸化物表面積を露出することを示す。そのた
め、図６ないし図８により示される集積回路の表面形状
のすべてに関して、単独の静止工程を用いることは望ま
しいことではない。また、図５は、各部毎に１つという
３つの異なる静止工程は、図６ないし図８の領域Ｂの間
に選択性が劇的に変わるために実行できないということ
を示す。それゆえ、１の選択性を得て、層１８の最適な
平面化された表面を得るには、動的な工程が必要にな
る。
【００３０】動的工程は、材料層２０と層１８のエッチ
ング速度を、レーザ，モノクロメータ，視準光源，偏光
光源，光学検出器，スペクトル分析器，質量分析計，干
渉計などを介して監視することにより達成することがで
きる。反応性イオン・エッチング（ＲＩＥ），等方性エ
ッチング，異方性エッチング，プラズマ・エッチング，
バッチ・エッチング，単独ウェーハ・エッチングなど任
意のエッチングを、上記の装置のうち少なくとも１つの
装置により監視することができる。これらの装置から収
集された情報は、コンピュータ，ディスプレイ・スクリ
ーンまたは人間のユーザに中継することができる。コン
ピュータまたは人間のユーザは、エッチング速度／選択
性と酸素濃度との間の相関データ，チャンバ圧力，温
度，電極分離，ガス流量，電圧電位，エネルギ，チャン
バの寸法，エッチング剤中の薬種，ガス濃度などを収集
または記憶することができる。コンピュータまたは人間
のユーザが、エッチング速度または選択性が時間と共に
悪化していると判断すると、上述のパラメータを変え
て、選択性またはエッチング速度を仕様値（すなわち許
容範囲）に戻すことができる。
【００３１】たとえば、図９はＸ軸上にモノクロメータ
の計数値を、Ｙ軸上にエッチング速度を示す。モノクロ
メータの計数値は、プラズマ・エッチング環境における
酸素量の尺度となる。酸素は、４３７ナノメータ付近に
スペクトル発光を読み取ることにより測定される。他の
酸素放出ラインもあり、たとえば５３３ナノメータなど
を用いることができる。他の気体，元素および薬剤を検
出するためには、他の波長が必要になることもある。複
数のモノクロメータを用いることができる。さらに、多
くの発光周波数を同時にあるいは順次に監視することが
できる（たとえば２００ｎｍないし８００ｎｍの任意の
周波数）。
【００３２】図９は、酸素濃度が高くなるにつれてＴＥ
ＯＳエッチング速度が低くなることを示す。さらに、図
９から、プラズマ環境内の酸素濃度が高くなると、フォ
トレジストのエッチング速度が劇的に高まることが明か
である。
【００３３】図１０は、平面化レジスト・エッチバック
工程を行って、きわめて平面的な表面を形成する方法を
示す。理想的には、技術者は選択性が常に１に等しい点
Ｑにおいて操作を行いたい。点Ｑで操作するためには、
コンピュータ・プログラムを介した一定した監視と調整
とが必要になる。このコンピュータの精度は、常に必要
とは限らない。局部的に平面的な表面を形成するために
は、フォトレジストのエッチング速度と酸化物のエッチ
ング速度（すなわち選択性）とが約１０％以上変動して
はならないことが経験的に判断されている。この基準を
用いると、図１０に図示される動作ウィンドウが定義さ
れる。エッチング速度を１０％ずらした動作ウィンドウ
は、ほぼ６５００の計数値±１５００の計数値の受容可
能なモノクロメータのずれとなる。
【００３４】エッチング速度／選択性と酸素濃度のモノ
クロメータ読み取り値との間に、相関関係が得られてい
る。コンピュータまたは人間のオペレータは、計数値を
監視して、酸素の流量を変更し、工程の変動，装置の許
容値，ウェーハ間の変動，ロット間の変動，ダイの変動
などに関わらず、１０％の動作ウィンドウ内に工程を維
持する。たとえば、図６ないし図８に示されるすべての
移行は、コンピュータのフィードバック制御または人間
のオペレータによる制御を介して、１０％の工程ウィン
ドウ内で処理される。酸素の計数値が５０００より下に
下がった場合は、１０％のウィンドウが維持されるまで
処理チャンバにより多くの酸素を追加する。酸素の計数
値が８０００以上になった場合は、１０％のウィンドウ
が維持されるまで、処理チャンバに追加する酸素の量を
減らす。
【００３５】エッチング速度／選択性とチャンバ圧力，
温度，電極分離，ガス流量，電圧電位，エネルギ，チャ
ンバの寸法，エッチング剤内の薬種，ガス濃度などに関
して、他の相関曲線を導くことができる点に留意すべき
である。これらのパラメータを用いて、エッチング速度
および選択性を変えることができる。また、２０％の動
作ウィンドウ，５％の動作ウィンドウ，１％の動作ウィ
ンドウまたは他の動作ウィンドウも、ここで論じられる
工程により容易に得ることができる。
【００３６】図１１は、モノクロメータの読み取り値と
エッチング時間のグラフである。まず、ステップ１の始
めでは、フォトレジスト（すなわち図１の材料２０）の
みがエッチングされる。ステップ１の終りには、モノク
ロメータの読み取り値が増加し始める。この増加は、酸
化物層が露出され始めていることを示す。酸素は、酸化
物のエッチングによってエッチング・チャンバ環境内に
放出されており、増加した酸素がフォトレジストのエッ
チング速度に影響を与えている。モノクロメータの計数
値（フォトレジストのエッチング速度）が一定の所定の
上限に達すると、酸素流量はステップ２の最初の部分で
減る。図１０の１０％のウィンドウが維持される。ステ
ップ２の最後で、より多くの酸化物が露出され、そのた
めに、プラズマ・エッチング・チャンバ内により多くの
酸素が放出される。ステップ３では、酸素濃度／流量は
再び減って、１０％の動作ウィンドウを維持する。最後
にステップ４で、酸素濃度が上限に達したために、酸素
流量に再び減少が起こる。ステップ４においては、水平
の軌跡はこの工程により酸化物のみがエッチングされて
いること、またすべてのレジストが除去されたことを示
す。タイミングまたは終点検出を用いて、ステップ４内
でエッチング／フィードバック工程を終了することがで
きる。
【００３７】上限と共に下限も定義される。この特定の
実施例では、酸素濃度は常に増加するので、下限は必要
ない。
【００３８】図１１では、Ｎ回の薬剤削減ステップが実
行される。ただしＮは整数である。酸素濃度の偏差が遅
く、工程ウィンドウが大きい場合は、有限な量子変化が
認められる。より制御された工程ウィンドウ（０．５％
の工程ウィンドウなど）では、コンピュータが毎秒数回
酸素濃度またはその他の工程変数を恒常的に動的に変更
しなければならない。
【００３９】図１２は、図１１で説明された方法を多く
の異なる製品ロットで用いて、酸素が増加したり変数が
変化する状態に関わらずに動作ウィンドウを維持するこ
とができることを示す。３つの異なる製品ロットの３つ
の異なるウェーハが図１２に示されている。
【００４０】図１３は、図１１に示された４つのステッ
プに関して用いられたエッチング工程の一例の工程の表
である。工程を通じて、１つ以上の変数を人間のユーザ
またはコンピュータにより変更して、選択された工程ウ
ィンドウを維持する。図１３では、ＣＦ4 ，ＣＨＦ3 の
両方の流量を時間の関数として（すなわち変化する酸素
濃度の関数として）変更して、一定の工程結果と工程ウ
ィンドウをとを維持する。さらに、図１３に示されるよ
うに、酸素流量を図１１のステップ１〜４のそれぞれで
減らす。
【００４１】図１４は、本件で教示される工程により平
面化された被平面化誘電体の上に形成された金属材料層
の抵抗が小さくなっていることを示す。平面的でない表
面上に形成された金属層は、ラインＥで示される。ライ
ンＦは、本件で教示される方法で形成された平面的な表
面の上に形成された金属ラインの抵抗を示す。ラインＦ
は、平面的な表面の上に金属の相互接続部を形成する
と、ほぼ２０％抵抗が下がることを示す。抵抗が個々に
どの程度下がるかは表面形状に依存し、ロットにより異
なる。
【００４２】相互接続層で抵抗が下がることは望まし
い。でこぼこの表面形状を有する表面上に形成された金
属層は、平坦な表面上で同じ水平距離だけ延びている金
属層よりも長さが長い。このように長さが長いと、抵抗
が大きくなる。そのために、相互接続部の長さを短くす
るためには平面的な表面が望ましい。さらに、金属層が
でこぼこの表面形状を覆うと、金属層はある部分で薄く
なり、抵抗を増大させる。滑らかな／平面的な表面で
は、悪影響を及ぼす金属層の薄化はあまり起こらず、そ
のために抵抗が改善される。
【００４３】図１５は、本件で教示される工程により形
成された平面化された表面を貫通して接触／ビアを形成
することにより、接触／ビアの抵抗の低下と接触／ビア
抵抗分布の低下の両方が起こることを示している。ライ
ンＧは、でこぼこの表面形状の上に形成された接触／ビ
アの接触／ビア抵抗を示す。ラインＨは、平面化された
表面を貫通して形成された接触／ビアの抵抗を示す。平
面的な表面を用いると、一貫した深さまで形成され、よ
り狭い幾何学形状分布を有する接触／ビアの形成ができ
る。
【００４４】集積回路産業においては、従来の工程では
平面化を行うことが難しい。さらに、化学的機械的研磨
（ＣＭＰ：chemical mechanical polishing ）などの高
い割合で試験および開発されている工程にもなんらかの
欠点がある。ＣＭＰは高価である。ＣＭＰの装置は経費
がかかり、ＣＭＰウェーハの処理能力は低くて経費がか
かり、ＣＭＰ処理は本来汚いもので、粒子や汚染物の源
になり、特殊な製造設備は費用がかかるがＣＭＰ処理に
は必要とされるのが普通で、ＣＭＰは常に信頼性がある
とは限らず、ＣＭＰ装置は物理的に大型なので、所有す
るにも、保守を行うにも、稼動させるにも高価である。
ここで説明された工程は、使用するにも保守を行うに
も、現在の処理装置システムおよび製造設備に組み込む
にもより安価である。また、本件で教示される方法は処
理能力がより高く、費用が安い。これに対してＣＭＰ処
理は、上述のように高価で、研磨パッドにかかる消耗品
費用がある。本件で教示される技術の結果はＣＭＰに匹
敵し、多くの意味でより信頼性が高く反復性も高い。
【００４５】図１６は、上述の工程を実行するために用
いられるハードウェア・システムを示す。図１６は、半
導体装置システム３０を図示する。半導体装置システム
３０は、チャンバ３２と少なくとも１つのウェーハ３４
とを有し、これはチャンバ３２内に支持されている。シ
ステム３０がバッチ処理システムである場合は、２つ以
上のウェーハ３４をチャンバ３２内に入れることができ
る。単独ウェーハ・システムも用いることもできる。中
央処理装置３６（ＣＰＵ）を用いて、半導体装置システ
ム３０を制御する。測定デバイス４０を用いて、チャン
バの環境条件および／またはチャンバの環境薬剤を測定
する。デバイス４０は、少なくとも１台のモノクロメー
タ，干渉計，レーザ，質量分析計，スペクトル分析器，
偏光光源，視準化光源，複数の測定デバイスまたは同様
のチャンバ測定デバイスにより実現することができる。
測定デバイス４０は、光学媒体または機械的媒体４４を
介してチャンバ３２に結合される。多くの場合、デバイ
ス４０はチャンバ３２またはシステム３０の上に直接搭
載される。
【００４６】デバイス４０は、導体４９を介してコンピ
ュータ４２に接続される。コンピュータは、ハード配線
された論理装置でも，パーソナル・コンピュータ（Ｐ
Ｃ）でも、ワークステーションでも、スーパーコンピュ
ータなどでもよい。導体４９は、１つ以上のイーサネッ
ト接続，双方向導体，単線，配線群，１つ以上の同軸ケ
ーブル，通信バスまたは周辺装置，ＲＳ−２３２接続，
ＩＥＥＥ−４８８接続，無線接続などでよい。コンピュ
ータ４２は、導体４８により示される一方向または双方
向接続のいずれか１つによりＣＰＵ３６に接続される。
【００４７】場合によっては、システム３０は、非常に
高度でコンピュータ４２としても機能することのできる
ＣＰＵ３６を有することもある。また、ある場合は、シ
ステム３０には高度なＣＰＵ機能がなく、ＣＰＵ３６と
して多くのシステム内部作業と機能を実行するためにコ
ンピュータ４２を必要とすることもある。現在の製造環
境では、システム３０は通常、独立したＣＰＵ３６を有
し、コンピュータ４２はパーソナル・コンピュータ（Ｐ
Ｃ）などの分離した独立のマイクロプロセッシング・デ
バイスである。一般に、ＣＰＵ３６および／またはコン
ピュータ４２は、圧力，電位，ガス流量および温度など
のチャンバ条件のいくつかまたはすべてを制御する。
【００４８】導体４６は、コンピュータ４２を流量コン
トローラ３８に結合させる。コントローラ３８は、質量
コントローラ（ＭＦＣ）と呼ばれることもある。多くの
場合、複数の流量コントローラを用いる。これは２種以
上の薬種または化合物をチャンバ３２に用いることがで
きるためである。たとえばシステム３０は、Ｏ2 ，ＣＨ
Ｆ3 ，ＣＦ4 ，ＳＦ6 ，Ａｒ，Ｎ2 ，Ｃｌ2 ，ＮＦ3 ま
たはその他のエッチング剤に対するアクセスを持ち、そ
れぞれの薬剤は１台以上のＭＦＣを介して供給される。
この場合、コンピュータ４２は、その場での調整を必要
とする任意のＭＦＣに対するアクセスを有する。第１の
フィードバック経路は、媒体４４，デバイス４０，導体
４９，コンピュータ４２，導体４８，ＣＰＵ３６および
チャンバ３２を介して形成される。第２のフィードバッ
ク経路は、媒体４４，デバイス４０，導体４９，コンピ
ュータ４２，導体４６，コントローラ３８およびチャン
バ３２を介して形成される。
【００４９】コンピュータは、チャンバ３２内の環境を
測定する。最適な動作点または動作工程ウィンドウから
の偏差がコンピュータ４２により決定されると、コンピ
ュータ４２はチャンバ３２の環境を変えて、工程を動作
点または動作ウィンドウ内に戻す。環境を制御するため
には、コンピュータ４２はコントローラ３８内の流量を
変更して、さらに／あるいはＣＰＵ３６を介して環境
（すなわち圧力，温度など）を変えなければならない。
【００５０】図１７は、本件で教示される工程を実行す
るために用いられる別のシステムを示す。図１７は、プ
ラズマ強化酸化物（ＰＥＯ）部分を有するウェーハ５１
を示し、このウェーハ５１は誘電性部分５０とフォトレ
ジスト部分５２で示される。ウェーハは、半導体装置シ
ステム５３のチャンバ内に置かれる。システム５３は、
この場合、バッチ・エッチング・システムである。ウェ
ーハ５１は、ダミーのエッチング監視用ウェーハで、他
の製品ウェーハは、ウェーハ５１に隣接してチャンバ内
に入れられる。製品ウェーハは、ウェーハ５１の部分５
０と類似のあるいは同じ材料層を有する。この材料層が
平面化される。ウェーハ５１の部分５２と類似のあるい
は同じフォトレジスト層または同様の層が、製品ウェー
ハの上に形成される。このフォトレジスト層は、材料層
の上に形成されて、現場での制御エッチバック平面化処
理を行うために用いられる。
【００５１】第１レーザ５８ａまたは同様のエネルギ源
は、第１レーザ光線を第１ビームスプリッタ５６ａに通
す。第１レーザ光線は、図１７に図示されるように部分
５０の表面から反射する。ビームスプリッタ５６ａは、
レーザ光線を光検出器５４ａに向け、検出器５４ａがレ
ーザ光線を分析する。ウェーハ５１の表面からのレーザ
光線の反射は正弦干渉パターンを発生し、これがエッチ
ング処理中に用いられて、部分５０（すなわち誘電性材
料層）のエッチング速度を決めることができる。エッチ
ング速度データは、導体６３を介して選択性計算装置ま
たはコンピュータ６０に伝送される。
【００５２】第２レーザ５８ｂまたは同様のエネルギ源
は、第２レーザ光線を第２ビームスプリッタ５６ｂに通
す。第２レーザ光線は、図１７に図示されるように部分
５２の表面から反射する。ビームスプリッタ５６ｂは、
レーザ光線を光検出器５４ｂに向け、検出器５４ｂがレ
ーザ光線を分析する。ウェーハ５１の表面からのレーザ
光線の反射は正弦干渉パターンを発生し、これがエッチ
ング処理中に用いられて、部分５２（すなわちフォトレ
ジスト部分）のエッチング速度を決めることができる。
エッチング速度データは、導体６３を介してコンピュー
タ６０に伝送される。
【００５３】コンピュータ６０は、光検出器５４ａ，５
４ｂから受け取ったデータを用いて、本件で教示される
ように工程条件，工程時間，工程環境および／または工
程薬剤を変更する。コンピュータ６０は、導体６４を介
して半導体装置システム５３を制御することができ、導
体６５によりコンピュータ６０に接続されている流量コ
ントローラ６２を介してガス流量を制御することができ
る。工程ガスは、経路６６として示される配管内を流れ
る。工程薬剤，工程環境などは、部分５０のエッチング
速度と部分５２のエッチング速度とを工程点または工程
ウィンドウ内に維持するために変更されて、正確なエッ
チングと平面化とを行う。
【００５４】ダミーのウェーハ５１も製品ウェーハであ
ることを理解されたい。レーザ５８ａが、平面化を必要
とする誘電層を露出させる製品ウェーハの第１領域を監
視するために配置される。レーザ５８ｂは、おもにフォ
トレジストを露出させる製品ウェーハの第２領域を監視
するために配置される。フィードバック制御により、同
じように最適な平面化が行われる。また、単独ウェーハ
・エッチング・システムを用いることもできる。
【００５５】図１６および図１７に図示されたコンピュ
ータを、人間のユーザに置き換えてもよい。人間のユー
ザが、装置システムを監視して、ターミナル・スクリー
ンを介して工程の進行を監視し、手動で工程環境を調整
することができる。この工程は、実行可能ではあるが、
誤りを起こしやすく、コンピュータ制御の工程に比べる
と不利であることは明かである。
【００５６】ここで説明されたエッチング剤および環境
を監視して変更する工程をエッチング平面化以外の目的
に用いることもできる点に留意されたい。いかなるエッ
チング工程もこの方法から利益を得ることができる。本
件で教示された方法により、既知のマクロローディング
効果および遅延効果を緩和することができる。スパタリ
ング，付着，エピタキシャル成長，熱サイクルなどの他
の工程も、本件で教示された現場での監視と工程変更か
ら利益を得ることができる。
【００５７】タングステン，タングステン・チタン，窒
化チタン，珪化層なども、集積回路産業では一般的な材
料である。これらの層および材料は、適切に処理されな
いと面倒である。たとえば、接触プラグ，相互接続部ま
たはエッチバック層としてタングステン領域がでこぼこ
の表面形状の上に形成された場合、既知のストリンガ構
造ができる。ストリンガは、望ましくないスペーサ形成
部となり、歩どまりが低下する。タングステンなどの材
料が、ほぼ３０∞ないし４５∞以下の角度の側壁を有す
る平面的な表面の上で処理された場合は、このようなス
トリンガは避けられる。本件で教示される工程を用いた
実験ロットでは、約５∞未満の側壁プロフィルをもつ平
面化された表面が得られた。そのため、ここで教示され
た工程を用いて屈折金属などを必要とする処理のために
より融和性のある環境を提供することができる。
【００５８】本発明は特定の実施例に関して図示および
説明されているが、当業者には更なる改良および改善が
可能であろう。たとえば、本件で教示された工程によ
り、誘電層，半導体層または導電層を平面化することが
できる。平面化に用いる薬剤を変えることもできる。接
触／ビアのエッチング，絶縁部の形成，トレンチ・エッ
チングなどもすべて本件で教示されるその場での監視か
ら恩恵を受ける。人間のユーザまたはコンピュータにア
クセス可能な装置または流量パラメータを、本件で教示
された工程によりその場で変更することができる。複数
の工程変数とパラメータに関する相関データを収集し
て、さらに／あるいは同時にコンピュータを介して記憶
／処理することができる。それゆえに、本発明は図示さ
れた特定の形態に制限されないことと、本発明の精神と
範囲から逸脱しないすべての改良が添付の請求項に含ま
れることとを理解されたい。
【図面の簡単な説明】
【図１】本発明により処理される構造の断面図である。
【図２】本発明による制御されたエッチング工程により
エッチングされた後の図１の構造の断面図である。
【図３】制御されていないエッチング工程によりエッチ
ングされた後の図１の構造の断面図である。
【図４】別の制御されていないエッチング工程によりエ
ッチングされた後の図１の構造の断面図である。
【図５】本発明により露出されたテトラエチルオルトシ
リケート（ＴＥＯＳベース）の表面積の関数としての、
ＴＥＯＳ酸化物とフォトレジストの選択性との間の相関
関係をグラフに示したものである。
【図６】時間と共に推移する、本発明により選択された
平面化エッチング工程の間に露出されたＴＥＯＳ酸化物
の表面積の割合の１つをグラフに示したものである。
【図７】時間と共に推移する、本発明により選択された
平面化エッチング工程の間に露出されたＴＥＯＳ酸化物
の表面積の割合の１つをグラフに示したものである。
【図８】時間と共に推移する、本発明により選択された
平面化エッチング工程の間に露出されたＴＥＯＳ酸化物
の表面積の割合の１つをグラフに示したものである。
【図９】本発明により４３７ナノメータで測定されたモ
ノクロメータの酸素の読み取り値の関数として、テトラ
エチルオルトシリケート（ＴＥＯＳベースの）酸化物と
フォトレジストのエッチング速度との相関関係をグラフ
に示したものである。
【図１０】本発明によるフォトレジスト・エッチバック
技術によってＴＥＯＳを平面化するために用いられるエ
ッチング工程に関して工程動作ウィンドウの一例をグラ
フに示したものである。
【図１１】エッチング法が本発明によるものであるとき
に、エッチング時間の関数として、エッチング・チャン
バ内の酸素の１組のモノクロメータ強度測定値をグラフ
に示したものである。
【図１２】エッチング法が本発明によるものであるとき
に、エッチング時間の関数として、エッチング・チャン
バ内の酸素の別の１組のモノクロメータ強度測定値をグ
ラフに示したものである。
【図１３】図１２の各エッチング・ステップ１ないし４
で用いられる種々のエッチング・パラメータおよび条件
を表に示したものである。
【図１４】本発明によるエッチング方法でエッチングし
た金属相互接続部の抵抗の低下をグラフに示したもので
ある。
【図１５】本発明によるエッチング法でエッチングした
場合の金属ビアの抵抗の低下および分布の減少をグラフ
に示したものである。
【図１６】本発明によりウェーハをエッチングするため
に用いられる装置をブロック図に示したものである。
【図１７】本発明によりウェーハをエッチングするため
に用いられる別の装置をブロック図に示したものであ
る。
【符号の説明】
３０ 半導体装置システム ３２ チャンバ ３４ ウェーハ ３６ ＣＰＵ ３８ 流量コントローラ ４０ 測定デバイス ４２ コンピュータ ４６，４８，４９ 導体 Ａ 工程ガス流
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ａ (72)発明者 グレゴリー・エス・ファーガソン アメリカ合衆国テキサス州オースティン、 ポクソン12800 (72)発明者 クリストファー・エイ・ターマン アメリカ合衆国テキサス州オースティン、 ナンバー71、ウッド・フォロウ・アパ−ト メント7122

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体エッチング・システム内で材料層
    （２０または１８）をエッチングする方法であって：材
    料層（２０または１８）をエッチング環境にさらす段
    階；材料層のエッチング速度を監視する段階；および前
    記エッチング環境を変更して、前記エッチング速度を、
    選択された許容範囲内にある選択されたエッチング速度
    に維持する段階；によって構成されることを特徴とする
    方法。
  2. 【請求項２】 半導体装置システムにより物理的に支持
    されている半導体ウェーハ基板上で材料層をエッチング
    する方法であって：ある化学的組成を有するエッチング
    剤に材料層をさらす段階；光学検出器を介してエッチン
    グ剤を監視して、エッチング剤の化学的組成の変動を判
    定する段階；およびエッチング剤の化学的組成を変更し
    て、材料層のエッチング速度が、時間が経過しても実質
    的に一定であるように選択された範囲内に化学的組成を
    維持する段階；によって構成されることを特徴とする方
    法。
  3. 【請求項３】 半導体装置システムにより物理的に支持
    されている半導体ウェーハ基板上で材料層をエッチング
    する方法であって：ある化学的組成を有するエッチング
    剤に材料層をさらす段階であって、このエッチング剤に
    より材料層の選択されたエッチング速度が得られる段
    階；エネルギ源を介して材料層の表面を監視して、エッ
    チングの変動を判定する段階；およびエッチング剤を変
    更して、材料層のエッチング速度が時間が経過しても実
    質的に一定であるように選択された、範囲内に化学的組
    成を維持する段階；によって構成されることを特徴とす
    る方法。
  4. 【請求項４】 平面的でない表面を有する材料層をエッ
    チングして、平面的でない表面から平面的な表面を形成
    する方法であって：基板を設ける段階；基板上に平面的
    でない材料層を形成する段階；平面的でない材料層の上
    に平面的な材料層を形成する段階；および第１エッチン
    グ速度で平面的な材料層をエッチングし、第２エッチン
    グ速度で平面的でない材料層をエッチングして、前記の
    平面的な表面を材料層上に形成する段階であって、第１
    エッチング速度と第２エッチング速度を監視し、エッチ
    ング段階中にエッチング環境を制御することによって、
    第１エッチング速度と第２エッチング速度とを実質的に
    等しく維持する段階；によって構成されることを特徴と
    する方法。
JP6019846A 1993-01-25 1994-01-21 材料層のエッチング方法 Pending JPH07335613A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US008034 1987-01-29
US08/008,034 US5372673A (en) 1993-01-25 1993-01-25 Method for processing a layer of material while using insitu monitoring and control

Publications (1)

Publication Number Publication Date
JPH07335613A true JPH07335613A (ja) 1995-12-22

Family

ID=21729494

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6019846A Pending JPH07335613A (ja) 1993-01-25 1994-01-21 材料層のエッチング方法

Country Status (2)

Country Link
US (1) US5372673A (ja)
JP (1) JPH07335613A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09297238A (ja) * 1996-05-09 1997-11-18 Sumitomo Electric Ind Ltd 光導波路の製造方法
JP2007005367A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 工程制御システム、工程制御方法及び電子装置の製造方法
KR100847368B1 (ko) * 2001-02-14 2008-07-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 식각 선택도를 제어하기 위한 방법 및 장치
JP2009526229A (ja) * 2006-02-08 2009-07-16 ラム リサーチ コーポレーション チャンバ粒子検出システム
JP2016171258A (ja) * 2015-03-13 2016-09-23 芝浦メカトロニクス株式会社 プラズマ処理装置およびプラズマ処理方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59409654D1 (de) * 1993-11-23 2001-03-15 Dyconex Patente Ag Zug Verfahren zur Strukturierung von Polymerfolien
US5413940A (en) * 1994-10-11 1995-05-09 Taiwan Semiconductor Manufacturing Company Process of treating SOG layer using end-point detector for outgassing
FR2738334A1 (fr) * 1995-09-05 1997-03-07 Motorola Semiconducteurs Dispositif allumeur a semiconducteur, pour declenchement pyrotechnique, et procede de formation d'un tel dispositif
US6649075B1 (en) 1996-07-23 2003-11-18 Applied Materials, Inc. Method and apparatus for measuring etch uniformity of a semiconductor wafer
JP3450651B2 (ja) * 1997-06-10 2003-09-29 キヤノン株式会社 研磨方法及びそれを用いた研磨装置
US5940691A (en) * 1997-08-20 1999-08-17 Micron Technology, Inc. Methods of forming SOI insulator layers and methods of forming transistor devices
US6129807A (en) 1997-10-06 2000-10-10 Applied Materials, Inc. Apparatus for monitoring processing of a substrate
US6632321B2 (en) 1998-01-06 2003-10-14 Applied Materials, Inc Method and apparatus for monitoring and controlling wafer fabrication process
US6140216A (en) * 1998-04-14 2000-10-31 Advanced Micro Devices, Inc. Post etch silicide formation using dielectric etchback after global planarization
US6390019B1 (en) 1998-06-11 2002-05-21 Applied Materials, Inc. Chamber having improved process monitoring window
US6770564B1 (en) * 1998-07-29 2004-08-03 Denso Corporation Method of etching metallic thin film on thin film resistor
US6235640B1 (en) * 1998-09-01 2001-05-22 Lam Research Corporation Techniques for forming contact holes through to a silicon layer of a substrate
US6165881A (en) * 1998-10-23 2000-12-26 Taiwan Semiconductor Manufacturing Company Method of forming salicide poly gate with thin gate oxide and ultra narrow gate width
US6419554B2 (en) * 1999-06-24 2002-07-16 Micron Technology, Inc. Fixed abrasive chemical-mechanical planarization of titanium nitride
US6444581B1 (en) * 1999-07-15 2002-09-03 International Business Machines Corporation AB etch endpoint by ABFILL compensation
US6355564B1 (en) * 1999-08-26 2002-03-12 Advanced Micro Devices, Inc. Selective back side reactive ion etch
US6613682B1 (en) * 1999-10-21 2003-09-02 Applied Materials Inc. Method for in situ removal of a dielectric antireflective coating during a gate etch process
US6638843B1 (en) 2000-03-23 2003-10-28 Micron Technology, Inc. Method for forming a silicide gate stack for use in a self-aligned contact etch
US6716362B1 (en) * 2000-10-24 2004-04-06 International Business Machines Corporation Method for thin film laser reflectance correlation for substrate etch endpoint
US6673199B1 (en) 2001-03-07 2004-01-06 Applied Materials, Inc. Shaping a plasma with a magnetic field to control etch rate uniformity
US6866566B2 (en) 2001-08-24 2005-03-15 Micron Technology, Inc. Apparatus and method for conditioning a contact surface of a processing pad used in processing microelectronic workpieces
US6977184B1 (en) * 2001-10-31 2005-12-20 Lam Research Corporation Method and apparatus for nitride spacer etch process implementing in situ interferometry endpoint detection and non-interferometry endpoint monitoring
US6660539B1 (en) * 2001-11-07 2003-12-09 Advanced Micro Devices, Inc. Methods for dynamically controlling etch endpoint time, and system for accomplishing same
TWI240326B (en) * 2002-10-31 2005-09-21 Tokyo Electron Ltd Method and apparatus for determining an etch property using an endpoint signal
US6812044B2 (en) * 2002-12-19 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd Advanced control for plasma process
US6829056B1 (en) 2003-08-21 2004-12-07 Michael Barnes Monitoring dimensions of features at different locations in the processing of substrates
WO2006012297A1 (en) * 2004-06-29 2006-02-02 Unaxis Usa Inc. Method and apparatus for reducing aspect ratio dependent etching in time division multiplexed etch processes
US7862737B2 (en) * 2007-08-10 2011-01-04 Tdk Corporation Planarizing method
CN101465289B (zh) * 2009-01-14 2011-04-27 北京北方微电子基地设备工艺研究中心有限责任公司 一种半导体刻蚀工艺的终点控制方法和装置
US8796048B1 (en) * 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US9997348B2 (en) * 2016-09-28 2018-06-12 International Business Machines Corporation Wafer stress control and topography compensation
DE102020102533A1 (de) * 2020-01-31 2021-08-05 Gesellschaft für angewandte Mikro- und Optoelektronik mit beschränkter Haftung - AMO GmbH Verfahren zur Herstellung einer elektro-optischen Einrichtung, elektro-optische Einrichtung, Halbleitereinrichtung und Halbleitervorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021912A (ja) * 1988-06-10 1990-01-08 Sanyo Electric Co Ltd 半導体装置の平坦化方法
JPH03177587A (ja) * 1989-12-06 1991-08-01 Hitachi Ltd プラズマ処理方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263088A (en) * 1979-06-25 1981-04-21 Motorola, Inc. Method for process control of a plasma reaction
FR2487574A1 (fr) * 1980-07-24 1982-01-29 Efcis Procede et dispositif d'attaque sous plasma d'une couche mince
DD159824A1 (de) * 1981-06-22 1983-04-06 Dieter Hinze Spektroskopisches verfahren zur kontrolle und optimierung von plasma-aetzvorgaengen
US4457820A (en) * 1981-12-24 1984-07-03 International Business Machines Corporation Two step plasma etching
US4462860A (en) * 1982-05-24 1984-07-31 At&T Bell Laboratories End point detection
DD211440A1 (de) * 1982-11-10 1984-07-11 Mikroelektronik Zt Forsch Tech Verfahren zur prozesssteuerung beim ionenstrahlaetzen
JPS59113184A (ja) * 1982-12-17 1984-06-29 Matsushita Electric Ind Co Ltd 反応性イオンエツチング法
US4496425A (en) * 1984-01-30 1985-01-29 At&T Technologies, Inc. Technique for determining the end point of an etching process
US4680084A (en) * 1984-08-21 1987-07-14 American Telephone And Telegraph Company, At&T Bell Laboratories Interferometric methods and apparatus for device fabrication
US4676868A (en) * 1986-04-23 1987-06-30 Fairchild Semiconductor Corporation Method for planarizing semiconductor substrates
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
JPS6376435A (ja) * 1986-09-19 1988-04-06 Hitachi Ltd ドライエツチング制御方法
US4789426A (en) * 1987-01-06 1988-12-06 Harris Corp. Process for performing variable selectivity polysilicon etch
US4861419A (en) * 1987-08-04 1989-08-29 Texas Instruments Incorporated Apparatus and method for production process diagnosis using dynamic time warping
FR2619579B1 (fr) * 1987-08-20 1993-02-19 Air Liquide Procede de controle en temps reel de la selectivite de la gravure par analyse des gaz du plasma dans un procede de gravure ionique reactive et reacteur pour sa mise en oeuvre
JP2676204B2 (ja) * 1987-08-28 1997-11-12 哲夫 黒岩 免震を目的とした構造様式と関連装置
US4808259A (en) * 1988-01-25 1989-02-28 Intel Corporation Plasma etching process for MOS circuit pregate etching utiliizing a multi-step power reduction recipe
US5014217A (en) * 1989-02-09 1991-05-07 S C Technology, Inc. Apparatus and method for automatically identifying chemical species within a plasma reactor environment
US5021662A (en) * 1989-05-19 1991-06-04 Texas Instruments Incorporated Method and apparatus for real-time in-line material monitoring
US5002631A (en) * 1990-03-09 1991-03-26 At&T Bell Laboratories Plasma etching apparatus and method
JPH04355916A (ja) * 1990-10-12 1992-12-09 Seiko Epson Corp ドライエッチング装置
US5200023A (en) * 1991-08-30 1993-04-06 International Business Machines Corp. Infrared thermographic method and apparatus for etch process monitoring and control

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH021912A (ja) * 1988-06-10 1990-01-08 Sanyo Electric Co Ltd 半導体装置の平坦化方法
JPH03177587A (ja) * 1989-12-06 1991-08-01 Hitachi Ltd プラズマ処理方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09297238A (ja) * 1996-05-09 1997-11-18 Sumitomo Electric Ind Ltd 光導波路の製造方法
KR100847368B1 (ko) * 2001-02-14 2008-07-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 식각 선택도를 제어하기 위한 방법 및 장치
JP2007005367A (ja) * 2005-06-21 2007-01-11 Toshiba Corp 工程制御システム、工程制御方法及び電子装置の製造方法
JP4686268B2 (ja) * 2005-06-21 2011-05-25 株式会社東芝 工程制御システム、工程制御方法及び電子装置の製造方法
JP2009526229A (ja) * 2006-02-08 2009-07-16 ラム リサーチ コーポレーション チャンバ粒子検出システム
JP2016171258A (ja) * 2015-03-13 2016-09-23 芝浦メカトロニクス株式会社 プラズマ処理装置およびプラズマ処理方法

Also Published As

Publication number Publication date
US5372673A (en) 1994-12-13

Similar Documents

Publication Publication Date Title
JPH07335613A (ja) 材料層のエッチング方法
US5747380A (en) Robust end-point detection for contact and via etching
US9601396B2 (en) 3D NAND staircase CD control by using interferometric endpoint detection
US6358362B1 (en) Methods and arrangements for determining an endpoint for an in-situ local interconnect etching process
US4980018A (en) Plasma etching process for refractory metal vias
US5013398A (en) Anisotropic etch method for a sandwich structure
US5035768A (en) Novel etch back process for tungsten contact/via filling
US7815812B2 (en) Method for controlling a process for fabricating integrated devices
US7482178B2 (en) Chamber stability monitoring using an integrated metrology tool
US7732340B2 (en) Method for adjusting a critical dimension in a high aspect ratio feature
KR100426988B1 (ko) 반도체 제조장비의 식각 종말점 검출장치 및 그에 따른검출방법
US6235653B1 (en) Ar-based si-rich oxynitride film for dual damascene and/or contact etch stop layer
US6893974B1 (en) System and method for fabricating openings in a semiconductor topography
US5960306A (en) Process for forming a semiconductor device
US5167760A (en) Etchback process for tungsten contact/via filling
JP4792200B2 (ja) リセスエッチング前のインタフェロメトリによるｉｎ−ｓｉｔｕモニタリングを伴う平坦化エッチング方法
JPH10261624A (ja) エッチング方法及び多層配線構造
KR100372894B1 (ko) 반도체 장치의 콘택홀 형성 방법
JP2003347279A (ja) 半導体装置の製造方法
EP0932191A1 (en) Method of plasma etching doped polysilicon layers with uniform etch rates
US20050070112A1 (en) Method for controlling trench depth in shallow trench isolation features
KR20080011541A (ko) 식각공정을 모니터링하기 위한 방법
Layadi et al. Interferometry for end point prediction during plasma etching of various structures in complementary metal–oxide–semiconductor device fabrication
JP3245076B2 (ja) 浅い分離溝を平坦化する方法
EP1264340B1 (en) Use of organic spin on materials as a stop-layer for local interconnect, contact and via layers