JPH0733457Y2 - 電界効果トランジスタスイツチ - Google Patents
電界効果トランジスタスイツチInfo
- Publication number
- JPH0733457Y2 JPH0733457Y2 JP19352286U JP19352286U JPH0733457Y2 JP H0733457 Y2 JPH0733457 Y2 JP H0733457Y2 JP 19352286 U JP19352286 U JP 19352286U JP 19352286 U JP19352286 U JP 19352286U JP H0733457 Y2 JPH0733457 Y2 JP H0733457Y2
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- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- source
- drain
- gate
- Prior art date
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- Amplifiers (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は電界効果トランジスタ（以下、FETという）を
用いて構成され、特に信号をスイッチング増幅する電界
効果トランジスタスイッチに関するものである。
用いて構成され、特に信号をスイッチング増幅する電界
効果トランジスタスイッチに関するものである。
第２図は従来からよく用いられてきた電界効果トランジ
スタスイッチの構成を示し、これは実願昭60-108368号
で提案したものである。信号入力端子１はソース接地FE
T2のゲートに接続され、そのゲートはゲートバイアス及
び入力整合用抵抗素子３を通じて接地され、FET2のドレ
インはゲート接地FET4のソースに接続される。FET4のゲ
ートは制御信号入力端子５に接続され、FET4のドレイン
はドレイン負荷素子６を通じて電源端子６に接続され
る。ドレイン負荷素子６は直流に対し電圧降下を生じ、
かつ交流に対し負荷として作用するものであり、例えば
抵抗素子で構成される。
スタスイッチの構成を示し、これは実願昭60-108368号
で提案したものである。信号入力端子１はソース接地FE
T2のゲートに接続され、そのゲートはゲートバイアス及
び入力整合用抵抗素子３を通じて接地され、FET2のドレ
インはゲート接地FET4のソースに接続される。FET4のゲ
ートは制御信号入力端子５に接続され、FET4のドレイン
はドレイン負荷素子６を通じて電源端子６に接続され
る。ドレイン負荷素子６は直流に対し電圧降下を生じ、
かつ交流に対し負荷として作用するものであり、例えば
抵抗素子で構成される。
ドレイン接地FET8のソースは信号出力端子９に接続され
ると共に定電流源用FET10のドレインに接続され、FET8
のドレインは電源端子７に接続され、FET8のゲートはFE
T4のドレインに接続される。FET10のソースはFET2のド
レインに接続され、ゲートは直流的には開放、高周波的
に短絡、つまり入力交流信号に対しては短絡となる素
子、例えば高周波短絡用容量素子11をつうじてそのFET1
0のソースに接続される。またこのFET10のゲートは直流
的に短絡、高周波的に開放（入力交流信号に対し開放）
となる素子、例えば高周波阻止用インダクタ12を通じて
制御信号入力端子５に接続される。信号入力端子１には
信号源抵抗13を通じて信号源14が接続され、制御信号入
力端子５には制御信号源15が接続され、電源端子７には
直流電源16が接続され、信号出力端子９には出力結合容
量素子17を通じて負荷抵抗18に接続される。
ると共に定電流源用FET10のドレインに接続され、FET8
のドレインは電源端子７に接続され、FET8のゲートはFE
T4のドレインに接続される。FET10のソースはFET2のド
レインに接続され、ゲートは直流的には開放、高周波的
に短絡、つまり入力交流信号に対しては短絡となる素
子、例えば高周波短絡用容量素子11をつうじてそのFET1
0のソースに接続される。またこのFET10のゲートは直流
的に短絡、高周波的に開放（入力交流信号に対し開放）
となる素子、例えば高周波阻止用インダクタ12を通じて
制御信号入力端子５に接続される。信号入力端子１には
信号源抵抗13を通じて信号源14が接続され、制御信号入
力端子５には制御信号源15が接続され、電源端子７には
直流電源16が接続され、信号出力端子９には出力結合容
量素子17を通じて負荷抵抗18に接続される。
制御信号源15の出力電圧はFET4のゲート、および高周波
阻止用インダクタ12を通りFET10のゲートに加わる。制
御信号源15の出力電圧を制御し、FET4,FET10が動作状態
となるときの電圧レベルを、入力交流信号をオン状態に
するための制御信号源15の出力電圧レベルとする。制御
信号源15の出力をこのオン状態にする電圧レベルにする
と、FET4は交流的にはほぼ短絡状態となり、ソース接地
FET2は素子６を負荷として入力端子１からの交流信号を
電圧増幅する。FET10は高周波短絡用容量素子11を通し
て交流的にソース，ゲートが互いに接続されており、定
電流源として作用し、信号出力端子９からFET10側を見
たインピーダンスは無限大に近い。従ってドレイン負荷
素子６に得られた交流信号の増幅出力はソースホロアと
して動作するFET8により電力増幅されて負荷18へ供給さ
れる。
阻止用インダクタ12を通りFET10のゲートに加わる。制
御信号源15の出力電圧を制御し、FET4,FET10が動作状態
となるときの電圧レベルを、入力交流信号をオン状態に
するための制御信号源15の出力電圧レベルとする。制御
信号源15の出力をこのオン状態にする電圧レベルにする
と、FET4は交流的にはほぼ短絡状態となり、ソース接地
FET2は素子６を負荷として入力端子１からの交流信号を
電圧増幅する。FET10は高周波短絡用容量素子11を通し
て交流的にソース，ゲートが互いに接続されており、定
電流源として作用し、信号出力端子９からFET10側を見
たインピーダンスは無限大に近い。従ってドレイン負荷
素子６に得られた交流信号の増幅出力はソースホロアと
して動作するFET8により電力増幅されて負荷18へ供給さ
れる。
制御信号源15の出力電圧を制御し、FET4,FET10が同時に
ピンチオフ状態となるときの電圧レベルを、入力交流信
号をオフ状態にするための制御信号源15の出力電圧レベ
ルとする。制御信号源15の出力をこのオフ状態にする電
圧レベルにすると、直流バイアス電流が流れなくなり、
入力端子１からの交流信号は出力端子９へは出力されな
くなる。
ピンチオフ状態となるときの電圧レベルを、入力交流信
号をオフ状態にするための制御信号源15の出力電圧レベ
ルとする。制御信号源15の出力をこのオフ状態にする電
圧レベルにすると、直流バイアス電流が流れなくなり、
入力端子１からの交流信号は出力端子９へは出力されな
くなる。
従来のスイッチはこのような構成となっているため、FE
Tを少なくとも４個必要とし、部品数が多いという欠点
があった。
Tを少なくとも４個必要とし、部品数が多いという欠点
があった。
本考案はこの欠点を解決するため、定電流源FETを必要
としない回路とすることによりFETを１個省略し、３個
のFETで構成できるようにして部品数を減らしたもので
ある。
としない回路とすることによりFETを１個省略し、３個
のFETで構成できるようにして部品数を減らしたもので
ある。
直流的に短絡となり高周波的に開放となるFETにかわる
素子の一方を第２の電界効果トランジスタのドレインと
第３の電界効果トランジスタのゲートに接続し、かつ前
記素子の他方を前記第３の電界効果トランジスタのソー
スに接続する。
素子の一方を第２の電界効果トランジスタのドレインと
第３の電界効果トランジスタのゲートに接続し、かつ前
記素子の他方を前記第３の電界効果トランジスタのソー
スに接続する。
制御信号源の出力を第２の電界効果トランジスタが動作
状態となる電圧レベルにすると、入力端子からの交流信
号は電力増幅され、制御信号源の出力を第２の電界効果
トランジスタがピンチオフ状態となる電圧レベルにする
と、入力端子からの交流信号は出力されない。
状態となる電圧レベルにすると、入力端子からの交流信
号は電力増幅され、制御信号源の出力を第２の電界効果
トランジスタがピンチオフ状態となる電圧レベルにする
と、入力端子からの交流信号は出力されない。
第１図は本考案の実施例の回路構成を示すもので、FET
2,FET4,FET8の３個のFETで構成され、FET8のソースとゲ
ートは直流的には短絡、高周波的に開放、つまり入力交
流信号に対しては開放となる素子、例えば容量19とイン
ダクタ20による並列共振回路を通じて接続される。その
他の符号は第２図で説明したものと同じである。
2,FET4,FET8の３個のFETで構成され、FET8のソースとゲ
ートは直流的には短絡、高周波的に開放、つまり入力交
流信号に対しては開放となる素子、例えば容量19とイン
ダクタ20による並列共振回路を通じて接続される。その
他の符号は第２図で説明したものと同じである。
入力交流信号の周波数に対して容量19とインダクタ20に
よる並列共振回路が共振するように、容量19とインダク
タ20の素子値を選ぶ。
よる並列共振回路が共振するように、容量19とインダク
タ20の素子値を選ぶ。
制御信号源15の出力をFET4が動作状態となる電圧レベル
にすると、交流動作としては、容量19とインダクタ20に
よる並列共振回路は高周波的に開放となるので、交流等
価回路は第２図の場合とまったく同様となり、入力端子
１からの交流信号は電力増幅されて負荷18へ供給され
る。
にすると、交流動作としては、容量19とインダクタ20に
よる並列共振回路は高周波的に開放となるので、交流等
価回路は第２図の場合とまったく同様となり、入力端子
１からの交流信号は電力増幅されて負荷18へ供給され
る。
制御信号源15の出力をFET4がピンチオフ状態となる電圧
レベルにすると、直流バイアス電流が流れなくなり、第
２図の場合と同様に入力端子１からの交流信号は出力端
子９へは出力されなくなる。
レベルにすると、直流バイアス電流が流れなくなり、第
２図の場合と同様に入力端子１からの交流信号は出力端
子９へは出力されなくなる。
なお、第１図，第２図ではＮチャネルのFETを例にとっ
て説明したが、直流電源16を負電圧電源とすれば図中の
FETを全てＰチャネルのFETに置き換えても同様に動作可
能である。
て説明したが、直流電源16を負電圧電源とすれば図中の
FETを全てＰチャネルのFETに置き換えても同様に動作可
能である。
以上説明したように、本考案によれば、電界効果トラン
ジスタスイッチを従来の電界効果トランジスタスイッチ
の場合と比べて少ないFETで構成できるの部品数が減少
し、スイッチ全体の大きさの小型化，コストの削減に寄
与することができる。
ジスタスイッチを従来の電界効果トランジスタスイッチ
の場合と比べて少ないFETで構成できるの部品数が減少
し、スイッチ全体の大きさの小型化，コストの削減に寄
与することができる。
第１図は本考案の実施例の回路構成を示す図、第２図は
従来の電界効果トランジスタスイッチの構成を示す図で
ある。 １……信号入力端子、２……ソース接地FET（第１の電
界効果トランジスタ）、３……ゲートバイアスおよび入
力整合抵抗、４……ゲート接地（第２の電界効果トラン
ジスタ）、５……制御信号入力端子、６……ドレイン負
荷抵抗、７……電源端子、８……ドレイン接地FET（第
３の電界効果トランジスタ）、９……信号出力端子、10
……定電流源FET、11……高周波短絡用容量、12……高
周波阻止用インダクタ、13……信号源抵抗、14……信号
源、15……制御信号源、16……直流電源、17……出力結
合容量、18……負荷抵抗、19……容量、20……インダク
タ。
従来の電界効果トランジスタスイッチの構成を示す図で
ある。 １……信号入力端子、２……ソース接地FET（第１の電
界効果トランジスタ）、３……ゲートバイアスおよび入
力整合抵抗、４……ゲート接地（第２の電界効果トラン
ジスタ）、５……制御信号入力端子、６……ドレイン負
荷抵抗、７……電源端子、８……ドレイン接地FET（第
３の電界効果トランジスタ）、９……信号出力端子、10
……定電流源FET、11……高周波短絡用容量、12……高
周波阻止用インダクタ、13……信号源抵抗、14……信号
源、15……制御信号源、16……直流電源、17……出力結
合容量、18……負荷抵抗、19……容量、20……インダク
タ。
Claims (1)
- 【請求項１】ゲートが信号入力端子に接続され、ソース
が接地された第１の電界効果トランジスタと、ソースが
上記第１の電界効果トランジスタのドレインに接続され
ゲートが電界効果トランジスタをオン状態かオフ状態に
設定する制御信号を入力する制御信号入力端子に接続さ
れドレインが直流的に電圧を降下し交流的に負荷となる
第１の素子を介して電源端子に接続された第２の電界効
果トランジスタと、ドレインが上記電源端子に接続され
ソースが信号出力端子と接続されかつ該ソースが直流的
に短絡となり高周波的に開放となる第２の素子を介して
上記第２の電界効果トランジスタのドレインに接続され
ゲートが上記第２の電界効果トランジスタのドレインに
接続された第３の電界効果トランジスタとから構成され
ている電界効果トランジスタスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19352286U JPH0733457Y2 (ja) | 1986-12-16 | 1986-12-16 | 電界効果トランジスタスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19352286U JPH0733457Y2 (ja) | 1986-12-16 | 1986-12-16 | 電界効果トランジスタスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6397916U JPS6397916U (ja) | 1988-06-24 |
| JPH0733457Y2 true JPH0733457Y2 (ja) | 1995-07-31 |
Family
ID=31149622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19352286U Expired - Lifetime JPH0733457Y2 (ja) | 1986-12-16 | 1986-12-16 | 電界効果トランジスタスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0733457Y2 (ja) |
-
1986
- 1986-12-16 JP JP19352286U patent/JPH0733457Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6397916U (ja) | 1988-06-24 |
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