JP3491530B2 - 電圧駆動素子モジュール - Google Patents
電圧駆動素子モジュールInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、スナバ機能を含む
電圧駆動素子モジュールに関する。
電圧駆動素子モジュールに関する。
【０００２】
【従来の技術】今日、ＦＥＴ（電界効果形トランジス
タ）等の電圧駆動素子にはサージ電圧の発生を防ぐた
め、スナバ回路が用いられている。図５は、従来のスナ
バ回路を用いた電圧駆動素子の駆動回路を示す。尚、図
５に示す例はＦＥＴを複数個使用したモジュール単位で
スナバ回路を使用する例を説明するものであり、例えば
１個のＦＥＴに対して１個のスナバ回路を使用する構成
とした場合でもよい。
タ）等の電圧駆動素子にはサージ電圧の発生を防ぐた
め、スナバ回路が用いられている。図５は、従来のスナ
バ回路を用いた電圧駆動素子の駆動回路を示す。尚、図
５に示す例はＦＥＴを複数個使用したモジュール単位で
スナバ回路を使用する例を説明するものであり、例えば
１個のＦＥＴに対して１個のスナバ回路を使用する構成
とした場合でもよい。
【０００３】スナバ回路１はコンデンサ２と抵抗３で構
成され、スナバ回路１は複数個（例えば、ｎ個）のＦＥ
Ｔ４−１〜４−ｎで構成されるモジュール５に接続して
設けられ、モジュール５内のＦＥＴ４−１〜４−ｎを駆
動する際発生するサージ電圧を抑える。
成され、スナバ回路１は複数個（例えば、ｎ個）のＦＥ
Ｔ４−１〜４−ｎで構成されるモジュール５に接続して
設けられ、モジュール５内のＦＥＴ４−１〜４−ｎを駆
動する際発生するサージ電圧を抑える。
【０００４】ＦＥＴ４−１〜４−ｎは、それぞれ対応す
る抵抗６−１〜６−ｎを介してモジュール５のゲート
（Ｇ）端子に接続され、このゲート（Ｇ）端子からゲー
ト信号が入力し、同時にＦＥＴ４−１〜４−ｎを駆動す
る。ＦＥＴ４−１〜４−ｎはゲート信号の入力によって
駆動し、モジュール５のドレイン（Ｄ）からソース
（Ｓ）に電流を流す。上述のスナバ回路１は、この時回
路内のインダクタンスによって発生するサージ電圧を低
下させる。一方、ゲート信号の出力を停止し、ＦＥＴ４
−１〜４−ｎをオフする際にも、スナバ回路１は回路内
のインダクタンスによって発生するサージ電圧を低下さ
せる。
る抵抗６−１〜６−ｎを介してモジュール５のゲート
（Ｇ）端子に接続され、このゲート（Ｇ）端子からゲー
ト信号が入力し、同時にＦＥＴ４−１〜４−ｎを駆動す
る。ＦＥＴ４−１〜４−ｎはゲート信号の入力によって
駆動し、モジュール５のドレイン（Ｄ）からソース
（Ｓ）に電流を流す。上述のスナバ回路１は、この時回
路内のインダクタンスによって発生するサージ電圧を低
下させる。一方、ゲート信号の出力を停止し、ＦＥＴ４
−１〜４−ｎをオフする際にも、スナバ回路１は回路内
のインダクタンスによって発生するサージ電圧を低下さ
せる。
【０００５】
【発明が解決しようとする課題】図６は、この時のＦＥ
Ｔのドレイン（Ｄ）−ソース（Ｓ）間の電圧ＶDSの変動
と、ゲート（Ｇ）−ソース（Ｓ）間の電圧ＶGSの変動を
示す図である。上述のスナバ回路１が接続されていない
場合、ゲート信号の入力によってＦＥＴ４−１〜４−ｎ
がオフし、電圧ＶGSは低下し、逆に電圧ＶDSが急激に上
昇する。このため、同図にで示すサージ電圧が発生す
る。スナバ回路１は、この時コンデンサ２に電荷を蓄積
し、ゲート電圧を押し上げ、一時的にＦＥＴ４−１〜４
−ｎをオンする方向に作用し、これを繰り返すことによ
って同図のに示すようにサージ電圧を低下させる。
Ｔのドレイン（Ｄ）−ソース（Ｓ）間の電圧ＶDSの変動
と、ゲート（Ｇ）−ソース（Ｓ）間の電圧ＶGSの変動を
示す図である。上述のスナバ回路１が接続されていない
場合、ゲート信号の入力によってＦＥＴ４−１〜４−ｎ
がオフし、電圧ＶGSは低下し、逆に電圧ＶDSが急激に上
昇する。このため、同図にで示すサージ電圧が発生す
る。スナバ回路１は、この時コンデンサ２に電荷を蓄積
し、ゲート電圧を押し上げ、一時的にＦＥＴ４−１〜４
−ｎをオンする方向に作用し、これを繰り返すことによ
って同図のに示すようにサージ電圧を低下させる。
【０００６】しかしながら、従来例の場合、図６に示す
ように電圧ＶDSが安定するまで、振動を繰り返し、特に
インダクタンスが大きい場合には振幅も大きくなり、逆
にＦＥＴ４−１〜４−ｎを破損する危険もある。
ように電圧ＶDSが安定するまで、振動を繰り返し、特に
インダクタンスが大きい場合には振幅も大きくなり、逆
にＦＥＴ４−１〜４−ｎを破損する危険もある。
【０００７】本発明は上記課題を解決するため、電圧Ｖ
DSの振動が小さく、ＦＥＴを破損することのない電圧駆
動素子モジュールを提供するものである。
DSの振動が小さく、ＦＥＴを破損することのない電圧駆
動素子モジュールを提供するものである。
【０００８】
【課題を解決するための手段】本発明の課題は、請求項
１記載の発明によれば、同一極性のゲート信号が入力す
る２以上の電圧駆動素子を内蔵する電圧駆動素子モジュ
ールにおいて、少なくとも１の電圧駆動素子のソース電
極は電圧駆動素子モジュールのソース端子に対して非接
続である電圧駆動素子モジュールを提供することによっ
て達成できる。
１記載の発明によれば、同一極性のゲート信号が入力す
る２以上の電圧駆動素子を内蔵する電圧駆動素子モジュ
ールにおいて、少なくとも１の電圧駆動素子のソース電
極は電圧駆動素子モジュールのソース端子に対して非接
続である電圧駆動素子モジュールを提供することによっ
て達成できる。
【０００９】ここで、電圧駆動素子は例えばＦＥＴであ
り、電圧駆動素子モジュールは上記電圧駆動素子を２以
上内蔵し、その中の少なくとも１つの電圧駆動素子はソ
ース（Ｓ）電極が非接続であり、大きな容量を有する。
そして、この容量を使用してスナバ機能を発揮させる。
り、電圧駆動素子モジュールは上記電圧駆動素子を２以
上内蔵し、その中の少なくとも１つの電圧駆動素子はソ
ース（Ｓ）電極が非接続であり、大きな容量を有する。
そして、この容量を使用してスナバ機能を発揮させる。
【００１０】このように構成することにより、電圧駆動
素子モジュールに特別スナバ回路を接続することなく、
電圧駆動素子モジュール内にスナバ機能を持つ電圧駆動
素子モジュールとすることができる。すなわち、本発明
の構成にすることによって、外付けのスナバ回路に比べ
てインダクタンスを低減することができ、サージ電圧の
発生を抑えることができる。
素子モジュールに特別スナバ回路を接続することなく、
電圧駆動素子モジュール内にスナバ機能を持つ電圧駆動
素子モジュールとすることができる。すなわち、本発明
の構成にすることによって、外付けのスナバ回路に比べ
てインダクタンスを低減することができ、サージ電圧の
発生を抑えることができる。
【００１１】また、特別スナバ回路を外付けする必要が
ないので、上記構成により、本発明の電圧駆動素子モジ
ュールを使用する回路や装置を小型化することもでき
る。
ないので、上記構成により、本発明の電圧駆動素子モジ
ュールを使用する回路や装置を小型化することもでき
る。
【００１２】本発明の課題は、請求項２記載の発明によ
れば、ゲート電極、ドレイン電極、ソース電極を有し、
前記ゲート電極に供給するゲート信号によって駆動する
電圧駆動素子と、該電圧駆動素子と同じモジュール内に
配設され、該電圧駆動素子のゲート電極に供給するゲー
ト信号と同一極性のゲート信号が入力するゲート電極
と、ドレイン電極、ソース電極を有し、該ソース電極が
非接続であり、該ソース電極に発生する容量をスナバ機
能として使用するスナバ素子とを有する電圧駆動素子モ
ジュールを提供することによって達成できる。
れば、ゲート電極、ドレイン電極、ソース電極を有し、
前記ゲート電極に供給するゲート信号によって駆動する
電圧駆動素子と、該電圧駆動素子と同じモジュール内に
配設され、該電圧駆動素子のゲート電極に供給するゲー
ト信号と同一極性のゲート信号が入力するゲート電極
と、ドレイン電極、ソース電極を有し、該ソース電極が
非接続であり、該ソース電極に発生する容量をスナバ機
能として使用するスナバ素子とを有する電圧駆動素子モ
ジュールを提供することによって達成できる。
【００１３】本例においても、電圧駆動素子は例えばＦ
ＥＴであり、電圧駆動素子モジュールは電圧駆動素子を
内蔵すると共に、上記電圧駆動素子と同じ構成のスナバ
素子を有し、該スナバ素子は上記電圧駆動素子に比べて
そのソース電極が非接続である。
ＥＴであり、電圧駆動素子モジュールは電圧駆動素子を
内蔵すると共に、上記電圧駆動素子と同じ構成のスナバ
素子を有し、該スナバ素子は上記電圧駆動素子に比べて
そのソース電極が非接続である。
【００１４】したがって、本例においてスナバ素子とし
て使用する電圧駆動素子は、ソース（Ｓ）電極が非接続
であり、大きな容量を有し、電圧駆動素子モジュール内
でスナバ機能を有する。
て使用する電圧駆動素子は、ソース（Ｓ）電極が非接続
であり、大きな容量を有し、電圧駆動素子モジュール内
でスナバ機能を有する。
【００１５】このように構成することにより、上記と同
様、電圧駆動素子モジュールに特別スナバ回路を接続す
ることなく、電圧駆動素子モジュール内にスナバ機能を
持たせ、サージ電圧の発生を抑え、電圧駆動素子の破損
を防止する。
様、電圧駆動素子モジュールに特別スナバ回路を接続す
ることなく、電圧駆動素子モジュール内にスナバ機能を
持たせ、サージ電圧の発生を抑え、電圧駆動素子の破損
を防止する。
【００１６】また、本例においても、スナバ回路を外付
けする必要がないので、本例の電圧駆動素子モジュール
を使用する回路や装置を小型化することができる。
けする必要がないので、本例の電圧駆動素子モジュール
を使用する回路や装置を小型化することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態例を図面
を用いて詳細に説明する。
を用いて詳細に説明する。
【００１８】図１は本実施形態例で使用するスナバ機能
を含む電圧駆動素子モジュール駆動素子のモジュール構
成を示す。本例においても、１個のモジュール８内に複
数個（ｎ個）のＦＥＴ９−１〜９−ｎを内蔵し、これら
のＦＥＴ９−１〜９−ｎを駆動する際発生するサージ電
圧をスナバ機能素子１０によって低減する構成である。
を含む電圧駆動素子モジュール駆動素子のモジュール構
成を示す。本例においても、１個のモジュール８内に複
数個（ｎ個）のＦＥＴ９−１〜９−ｎを内蔵し、これら
のＦＥＴ９−１〜９−ｎを駆動する際発生するサージ電
圧をスナバ機能素子１０によって低減する構成である。
【００１９】また、図２は上述の（電圧駆動素子）モジ
ュール８を使用する装置の回路例であり、同図において
モジュール８は、代表して１個の電圧駆動素子として示
している。本例で使用する（電圧駆動素子）モジュール
８は、負荷１３を駆動するため、バッテリー等の電源１
２から供給される直流電力を必要に応じて負荷１３に供
給するものである。また、モジュール８内には多数の電
圧駆動素子を有し、負荷１３に大きな電力を供給できる
構成である。
ュール８を使用する装置の回路例であり、同図において
モジュール８は、代表して１個の電圧駆動素子として示
している。本例で使用する（電圧駆動素子）モジュール
８は、負荷１３を駆動するため、バッテリー等の電源１
２から供給される直流電力を必要に応じて負荷１３に供
給するものである。また、モジュール８内には多数の電
圧駆動素子を有し、負荷１３に大きな電力を供給できる
構成である。
【００２０】モジュール８は上述の図１に示す構成であ
り、ｎ個のＦＥＴ９−１〜９−ｎと１個のスナバ機能素
子１０で構成されている。このｎ個のＦＥＴ９−１〜９
−ｎと１個のスナバ機能素子１０は殆ど同じ構成であ
り、スナバ機能素子１０は上述のｎ個のＦＥＴ９−１〜
９−ｎと同じ半導体製造工程によって形成する。ここ
で、スナバ機能素子１０がＦＥＴ９−１〜９−ｎと構成
上異なる箇所は、そのソース電極１０Ｓが非接続である
ことである。
り、ｎ個のＦＥＴ９−１〜９−ｎと１個のスナバ機能素
子１０で構成されている。このｎ個のＦＥＴ９−１〜９
−ｎと１個のスナバ機能素子１０は殆ど同じ構成であ
り、スナバ機能素子１０は上述のｎ個のＦＥＴ９−１〜
９−ｎと同じ半導体製造工程によって形成する。ここ
で、スナバ機能素子１０がＦＥＴ９−１〜９−ｎと構成
上異なる箇所は、そのソース電極１０Ｓが非接続である
ことである。
【００２１】また、スナバ機能素子１０及び各ＦＥＴ９
−１〜９−ｎのゲート（Ｇ）に接続された抵抗１０Ｒ、
１１−１〜１１−ｎは、例えば同じ抵抗値であり、モジ
ュール８を作成する際、同じ工程で製造する。したがっ
て、モジュール８を製造する際、スナバ機能素子１０と
ＦＥＴ９−１〜９−ｎ、及び抵抗１０Ｒと１１−１〜１
１−ｎは同じ工程で製造することができ、恰も全て同じ
ＦＥＴ（電圧駆動素子）をモジュール８内に作り込む如
く製造できる。ただ、スナバ機能素子１０に対しては、
例えば製造後ソース電極を切断する処理を行うだけでよ
い。尚、半導体製造工程において、ソース電極への接続
線を配線しない構成としてもよい。
−１〜９−ｎのゲート（Ｇ）に接続された抵抗１０Ｒ、
１１−１〜１１−ｎは、例えば同じ抵抗値であり、モジ
ュール８を作成する際、同じ工程で製造する。したがっ
て、モジュール８を製造する際、スナバ機能素子１０と
ＦＥＴ９−１〜９−ｎ、及び抵抗１０Ｒと１１−１〜１
１−ｎは同じ工程で製造することができ、恰も全て同じ
ＦＥＴ（電圧駆動素子）をモジュール８内に作り込む如
く製造できる。ただ、スナバ機能素子１０に対しては、
例えば製造後ソース電極を切断する処理を行うだけでよ
い。尚、半導体製造工程において、ソース電極への接続
線を配線しない構成としてもよい。
【００２２】したがって、本例によれば、モジュール８
内に容易にスナバ機能素子１０を作り込むことができ
る。
内に容易にスナバ機能素子１０を作り込むことができ
る。
【００２３】このようにして製造されたモジュール８
は、ドレイン（Ｄ）、ソース（Ｓ）、ゲート（Ｇ）の各
端子を有し、各端子はモジュール８内のＦＥＴ９−１〜
９−ｎの対応する電極に接続されている。例えば、ドレ
イン（Ｄ）端子はＦＥＴ９−１〜９−ｎの各ドレイン電
極に接続され、ソース（Ｓ）端子はＦＥＴ９−１〜９−
ｎの各ソース電極に接続されている。また、ゲート
（Ｇ）端子は、上述の抵抗１０Ｒ、及び１１−１〜１１
−ｎを介し、対応するスナバ機能素子１０、又はＦＥＴ
９−１〜９−ｎに接続されている。
は、ドレイン（Ｄ）、ソース（Ｓ）、ゲート（Ｇ）の各
端子を有し、各端子はモジュール８内のＦＥＴ９−１〜
９−ｎの対応する電極に接続されている。例えば、ドレ
イン（Ｄ）端子はＦＥＴ９−１〜９−ｎの各ドレイン電
極に接続され、ソース（Ｓ）端子はＦＥＴ９−１〜９−
ｎの各ソース電極に接続されている。また、ゲート
（Ｇ）端子は、上述の抵抗１０Ｒ、及び１１−１〜１１
−ｎを介し、対応するスナバ機能素子１０、又はＦＥＴ
９−１〜９−ｎに接続されている。
【００２４】上記構成において、スナバ機能素子１０
は、図３に示す内部容量を有する。尚、他のＦＥＴ９−
１〜９−ｎも同様の内部容量を有するが、本例に関係す
るスナバ機能素子１０に限って説明する。
は、図３に示す内部容量を有する。尚、他のＦＥＴ９−
１〜９−ｎも同様の内部容量を有するが、本例に関係す
るスナバ機能素子１０に限って説明する。
【００２５】同図において、ｄはスナバ機能素子１０の
ドレイン電極であり、ｓはソース電極であり、ｇはゲー
ト端子である。また、各電極間の容量は、ドレイン
（ｄ）−ソース（ｓ）間容量がＣ１であり、ソース
（ｓ）−ゲート（ｇ）間容量がＣ２であり、ドレイン
（ｄ）−ゲート（ｇ）間容量がＣ３である。また、上述
の各容量を有するスナバ機能素子１０の等価回路は図４
となる。
ドレイン電極であり、ｓはソース電極であり、ｇはゲー
ト端子である。また、各電極間の容量は、ドレイン
（ｄ）−ソース（ｓ）間容量がＣ１であり、ソース
（ｓ）−ゲート（ｇ）間容量がＣ２であり、ドレイン
（ｄ）−ゲート（ｇ）間容量がＣ３である。また、上述
の各容量を有するスナバ機能素子１０の等価回路は図４
となる。
【００２６】この場合、合成容量Ｃは以下の計算式で表
される。
される。
【００２７】Ｃ＝Ｃ３＋（Ｃ１×Ｃ２）／（Ｃ１＋Ｃ
２）である。
２）である。
【００２８】ここで、本例のスナバ機能素子１０は、図
１に示すようにそのソース（ｓ）電極が接続されていな
いため、容量は極めて大きい。この関係は、Ｃ３＜Ｃ１
＜＜Ｃ２であり、上述の計算式の（Ｃ１×Ｃ２）／（Ｃ
１＋Ｃ２）の項は極めて大きな値となる。したがって、
本例においてはこの大きな容量のスナバ機能素子１０を
使用してＦＥＴ９−１〜９−ｎを駆動する際のサージ電
圧の発生を防ぐ。
１に示すようにそのソース（ｓ）電極が接続されていな
いため、容量は極めて大きい。この関係は、Ｃ３＜Ｃ１
＜＜Ｃ２であり、上述の計算式の（Ｃ１×Ｃ２）／（Ｃ
１＋Ｃ２）の項は極めて大きな値となる。したがって、
本例においてはこの大きな容量のスナバ機能素子１０を
使用してＦＥＴ９−１〜９−ｎを駆動する際のサージ電
圧の発生を防ぐ。
【００２９】以下、上述の構成において具体的な回路動
作を説明する。
作を説明する。
【００３０】先ず、図２に示す負荷１３を駆動するた
め、モジュール８のゲート（Ｇ）端子にゲート信号を供
給し、対応する抵抗１１−１〜１１−ｎを介してＦＥＴ
９−１〜９−ｎにゲート信号を印加する。ＦＥＴ９−１
〜９−ｎはゲート信号の入力に従って駆動し、電源１２
から負荷１３に電流を流す。この電流は負荷１３からド
レイン（Ｄ）端子に供給され、ＦＥＴ９−１〜９−ｎを
流れる。この時、従来例で説明したように、回路内のイ
ンダクタンスによってサージ電圧が発生する。しかし、
本例で発生するサージ電圧は従来の場合に比べて極めて
小さい。
め、モジュール８のゲート（Ｇ）端子にゲート信号を供
給し、対応する抵抗１１−１〜１１−ｎを介してＦＥＴ
９−１〜９−ｎにゲート信号を印加する。ＦＥＴ９−１
〜９−ｎはゲート信号の入力に従って駆動し、電源１２
から負荷１３に電流を流す。この電流は負荷１３からド
レイン（Ｄ）端子に供給され、ＦＥＴ９−１〜９−ｎを
流れる。この時、従来例で説明したように、回路内のイ
ンダクタンスによってサージ電圧が発生する。しかし、
本例で発生するサージ電圧は従来の場合に比べて極めて
小さい。
【００３１】すなわち、本例ではスナバ機能素子１０が
モジュール８内に形成されているため、小さなインダク
タンスの状態でスナバ機能を発揮させることができる。
すなわち、本例ではスナバ機能素子１０がモジュール８
内に設けられているため、インダクタンスは小さく、電
圧ＶDSに振動が生じたとしても、ＦＥＴ９−１〜９−ｎ
を破損するほどの振動は生じない。
モジュール８内に形成されているため、小さなインダク
タンスの状態でスナバ機能を発揮させることができる。
すなわち、本例ではスナバ機能素子１０がモジュール８
内に設けられているため、インダクタンスは小さく、電
圧ＶDSに振動が生じたとしても、ＦＥＴ９−１〜９−ｎ
を破損するほどの振動は生じない。
【００３２】以上のように、本例はモジュール８内にス
ナバ機能素子１０を設けたので、スナバ機能を発揮する
際、小さなインダクタンスに基づいて電圧ＶDSを安定電
圧まで上昇させ、ＦＥＴ９−１〜９−ｎの破損を防止で
きる。
ナバ機能素子１０を設けたので、スナバ機能を発揮する
際、小さなインダクタンスに基づいて電圧ＶDSを安定電
圧まで上昇させ、ＦＥＴ９−１〜９−ｎの破損を防止で
きる。
【００３３】また、従来のように外付けのスナバ回路を
使用しないので、本例の電圧駆動素子モジュールを使用
する回路や装置を小型化することができる。
使用しないので、本例の電圧駆動素子モジュールを使用
する回路や装置を小型化することができる。
【００３４】また、モジュール８内にスナバ機能素子１
０を形成する際、従来のＦＥＴ９−１〜９−ｎの製造工
程と殆ど変わることなく、ただソース（ｓ）電極を切断
する等によって、ソース（ｓ）電極を非接続とすること
で簡単に対応できる。
０を形成する際、従来のＦＥＴ９−１〜９−ｎの製造工
程と殆ど変わることなく、ただソース（ｓ）電極を切断
する等によって、ソース（ｓ）電極を非接続とすること
で簡単に対応できる。
【００３５】尚、本例によれば、電圧駆動素子としてＦ
ＥＴの例で説明したが、ＦＥＴに限定されるものではな
い。
ＥＴの例で説明したが、ＦＥＴに限定されるものではな
い。
【００３６】また、本例の説明では、モジュール８内に
１個のスナバ機能素子１０を形成する構成としたが、１
個に限定するものではなく、必要に応じて２個、３個、
・・・と設ける構成としてもよい。
１個のスナバ機能素子１０を形成する構成としたが、１
個に限定するものではなく、必要に応じて２個、３個、
・・・と設ける構成としてもよい。
【００３７】さらに、スナバ機能素子１０を形成する位
置も、図１に示すようにＦＥＴ９−１の隣りに必ずしめ
形成する必要はなく、ＦＥＴ９−１〜９−ｎの真ん中に
形成してもよく、またＦＥＴ９−ｎ隣りに形成してもよ
く、サージ電圧を最もよく低減できる位置に形成すれば
よい。
置も、図１に示すようにＦＥＴ９−１の隣りに必ずしめ
形成する必要はなく、ＦＥＴ９−１〜９−ｎの真ん中に
形成してもよく、またＦＥＴ９−ｎ隣りに形成してもよ
く、サージ電圧を最もよく低減できる位置に形成すれば
よい。
【００３８】
【発明の効果】以上詳細に説明したように、本発明によ
ればサージ電圧の発生を防ぎ、電圧駆動素子の破損を防
ぐことができる。
ればサージ電圧の発生を防ぎ、電圧駆動素子の破損を防
ぐことができる。
【００３９】また、外付けのスナバ回路を必要としない
ので、本発明の電圧駆動素子モジュールを使用した回路
や装置を小型化することができる。
ので、本発明の電圧駆動素子モジュールを使用した回路
や装置を小型化することができる。
【００４０】さらに、スナバ機能素子を電圧駆動素子モ
ジュール内に形成することは容易であり、複雑な処理を
必要とすることなく形成できる。
ジュール内に形成することは容易であり、複雑な処理を
必要とすることなく形成できる。
【図１】本実施形態例で使用するスナバ機能を含む電圧
駆動素子モジュールのモジュール構成を示す。
駆動素子モジュールのモジュール構成を示す。
【図２】本例の電圧駆動素子モジュールを使用した装置
の回路図である。
の回路図である。
【図３】スナバ機能素子の容量を説明する図である。
【図４】スナバ機能素子の等価回路を説明する図であ
る。
る。
【図５】従来例の回路構成を説明する図である。
【図６】ＦＥＴのドレイン（Ｄ）−ソース（Ｓ）間の電
圧ＶDSの変動と、ゲート（Ｇ）−ソース（Ｓ）間の電圧
ＶGSの変動を示す図である。
圧ＶDSの変動と、ゲート（Ｇ）−ソース（Ｓ）間の電圧
ＶGSの変動を示す図である。
８ （電圧駆動素子）モジュール
９−１〜９−ｎ ＦＥＴ
１０ スナバ機能素子
１０Ｒ 抵抗
１０Ｓ ソース電極
１１−１〜１１−ｎ 抵抗
１２ 電源
１３ 負荷
Ｄ ドレイン端子
Ｓ ソース端子
Ｇ ゲート端子
ｄ ドレイン電極
ｓ ソース電極
ｇ ゲート電極
Claims (2)
- 【請求項１】 同一極性のゲート信号が入力する２以上
の電圧駆動素子を内蔵する電圧駆動素子モジュールにお
いて、 少なくとも１の電圧駆動素子のソース電極は電圧駆動素
子モジュールのソース端子に対して非接続であることを
特徴とする電圧駆動素子モジュール。 - 【請求項２】 ゲート電極、ドレイン電極、ソース電極
を有し、前記ゲート電極に供給するゲート信号によって
駆動する電圧駆動素子と、 該電圧駆動素子と同じモジュール内に配設され、該電圧
駆動素子のゲート電極に供給するゲート信号と同一極性
のゲート信号が入力するゲート電極と、ドレイン電極、
ソース電極を有し、該ソース電極が非接続であり、該ソ
ース電極に発生する容量をスナバ機能として使用するス
ナバ素子と、 を有することを特徴とする電圧駆動素子モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19405298A JP3491530B2 (ja) | 1998-07-09 | 1998-07-09 | 電圧駆動素子モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19405298A JP3491530B2 (ja) | 1998-07-09 | 1998-07-09 | 電圧駆動素子モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031805A JP2000031805A (ja) | 2000-01-28 |
| JP3491530B2 true JP3491530B2 (ja) | 2004-01-26 |
Family
ID=16318157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19405298A Expired - Fee Related JP3491530B2 (ja) | 1998-07-09 | 1998-07-09 | 電圧駆動素子モジュール |
Country Status (1)
| Country | Link |
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| JP (1) | JP3491530B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3953313B2 (ja) * | 2001-12-21 | 2007-08-08 | Ｎｅｃエレクトロニクス株式会社 | 汎用ロジックモジュールを用いたａｓｉｃ及びその設計・製造方法 |
-
1998
- 1998-07-09 JP JP19405298A patent/JP3491530B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000031805A (ja) | 2000-01-28 |
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