JPH0732368B2 - データ通信装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は誘導電磁界を用いて非接触で近接する第1,第２
のユニット間でデータ通信を行うデータ通信装置に関す
るものである。

〔従来技術とその問題点〕

（従来技術） 従来例えば特開昭62−63050号に示されているように、
工作機械のツールシャンク等に夫々の工具データを保持
するデータ記憶装置を設け、データ入出力装置からその
データ記憶装置にデータをシリアル伝送して書込んだ
り、書込まれた内容を読出したりするようにしたデータ
伝送装置が提案されている。このようなデータ伝送装置
では、データ入手出力装置とデータ記憶装置間の通信は
夫々一定の高周波信号を用いてそれを周波数シフトキー
イング（FSK）変調することによって行われている。

（発明が解決しようとする問題点） しかしながらこのような従来のデータ伝送装置によれ
ば、データ記憶装置及びデータ入出力装置にFSK信号を
復調するためのPLL回路等が必要となって多くの消費電
力を要する。データ記憶装置はデータ入出力装置から誘
起される交流電圧を整流して電源としている場合があ
り、このときには消費電力が多ければ誘起電圧が高くな
いとデータ通信が行えないため、通信可能な距離が短く
なるという欠点がある。又データ記憶装置側に電池を設
けている場合には電池寿命が短くなるという欠点があっ
た。一方出願人はデータ記憶装置の消費電力を少なくす
るために、データ記憶装置からデータ入出力装置にデー
タを伝送する際にその送信データに基づいて共振回路の
共振周波数を不連続に変化させるようにした方式を提案
している（未公開）。この場合にはデータ記憶装置の消
費電力を少なくすることができるが、データ入出力装置
との間の結合係数によって通信範囲が定まるためデータ
入出力装置からの出力を大きくしても通信距離を大きく
することができないという欠点がある。

〔発明の目的〕

本発明はこのような従来のデータ伝送装置の問題点に鑑
みてなされたものであって、一定周波数のキャリアを用
いて送信信号を相互に伝送すると共に、第２のユニット
の発振回路を不要とし送受信効率を向上させることによ
って通信距離を大きくすることを技術的課題とする。

〔発明の構成と効果〕

（問題点を解決するための手段） 本発明は第１のユニットと第２のユニット間でシリアル
データの半二重データ伝送を行うデータ通信装置であっ
て、第１図〜第３図に示すように、第１のユニットは、
第２のユニットに対向する面に設けられた第１のコイル
を有する発振器と、データ送信時には送信データ信号に
対応させて第1,第２のデューティ比を有し、データ受信
時には一定の第３のデューティ比を有する一定周期の送
信パルス信号を発生し、発振器に該一定周期の送信パル
ス信号を与えることによってその発振を断続する送信パ
ルス発生手段と、発振器の発振周波数に実質的に等しい
共振周波数を有し、第２のユニットに対向する面に設け
られた第２のコイルを含む第１の共振回路と、送信パル
ス発生手段の送信パルスに対応した信号が与えられ発振
器の発振停止時のタイミングを有する受信ゲート信号を
発生する受信ゲート信号発生手段と、受信ゲート信号発
生手段の受信ゲート信号が与えられる間に第１の共振回
路に得られる電磁誘導信号を検波する検波回路と、受信
ゲート信号の所定タイミングで検波回路の出力をサンプ
リングするサンプルホールド回路と、サンプルホールド
回路のホールド信号を所定レベルで弁別する第１の比較
器と、を有するものであり、第２のユニットは、第１の
ユニットの発振器の発振周波数に実質的に等しい共振周
波数を有し第１をユニットに対向する面に設けられた第
３のコイルを含む第２の共振回路と、第２の共振回路に
得られる信号を検波する検波回路と、検波出力を所定の
閾値レベルで弁別することによって送信パルス信号を得
る第２の比較器と、第２の比較器の比較信号に基づいて
第２の共振回路に得られる発振信号を弁別して整形する
クロック弁別回路と、第１のユニットからのデータ受信
時に第２の比較器の出力及びクロック弁別回路のクロッ
ク信号に基づいて第1,第２のデューティ比の送信パルス
信号より送信データ信号を復調するデータ復調手段と、
第２の共振回路とアース間に接続されたスイッチング素
子を有し、第１のユニットへのデータ伝送時に第２の比
較器より得られる第３のデューティ比の送信パルス信号
に基づいて発振器の発振停止のタイミングで該スイッチ
ング素子を送信データに対応させて断続することにより
第２の共振回路に生じる残響を制御する残響制御手段
と、を有することを特徴とするものである。

（作用） このような特徴を有する本発明によれば、第１のユニッ
トは一定の周期で発振器の発振を断続させ、送信時には
そのデューティ比を変化させることによって二値信号を
第２のユニット側に送信するようにしている。第２のユ
ニット側はこの信号を検波し所定の閾値レベルで弁別す
ることによって送信パルス信号を復調すると共に、第１
のユニットより得られる発振器の発振信号を整形してク
ロックとして、そのクロック信号に基づいてデューティ
比を弁別して元の送信データ信号を復調するようにして
いる。又第２のユニットから第１のユニットにデータを
伝送する際には、第１のユニットより一定の第３のデュ
ーティ比によって発振器の発振を断続すると共に、発振
の停止時に第２のユニットの共振回路に設けられるスイ
ッチを送信データ信号に応じて断続することによって第
１のユニットの共振回路に得られる残響を制御するよう
にしている。第１のユニットは発振器に与える送信パル
ス信号に基づきその発振の停止期間内の受信ゲート信号
を発生させると共に、受信ゲート信号によって残響のみ
を取り出しその残響を検波している。そして受信ゲート
信号の所定タイミングでその信号をサンプリングして第
１の比較器に与えて所定閾値レベルで弁別することによ
って第２のユニットから得られる送信信号を復調するよ
うにしている。

（発明の効果） このように本発明によれば、電磁結合を利用して第1,第
２のユニット間でシリアルデータの半二重データ伝送を
行うようにしている。そして第２のユニットのデータ復
調手段はクロック弁別回路を有しパルス幅に基づいて信
号を復調するようにしているため、クロック発生器やPL
L回路等を用いる必要がなく比較的簡単なものとなり消
費電力が少なくなる。従って第２のユニットの電力を第
１のユニットから得るようにした場合には、消費電力が
少ないため伝送距離を長くすることが可能となる。又第
２のユニットから第１のユニットにデータを伝送する際
には、第１のユニットから得られる信号の残響を送信デ
ータに基づいて制御するようにしているため、第１のユ
ニットから第２のユニットに与える発振出力を大きくす
ればそれに伴って残響レベルを高くすることができる。
従って第１のユニットに得られる残響の共振信号も大き
くなるためデータ伝送距離を長くすることが可能とな
る。又第1,第２のユニットに設けられた共振回路は発振
器の発振周波数と実質的に一致させるようにしているの
で、高い効率でデータ伝送を行うことができ、SN比も向
上させることができるという効果が得られる。

〔実施例の説明〕

（実施例の構成） 第２図は本発明の一実施例によるデータ通信装置を物品
識別システムに適用した全体構成を示すブロック図であ
る。本図においてデータ通信装置は第１のユニットであ
る書込／読出制御ユニット１と、物品２等に取付けられ
る第２のユニットであるIDユニット３を有している。書
込／読出制御ユニット１はIDユニット３に対向する位置
に第1,第２のコイルL1,L2を有しており、IDユニット３
もこれらのコイルに対向する位置に第３のコイルL3を有
している。書込／読出制御ユニット１は例えば更に上位
の制御機器４に接続される。上記制御機器４は書込／読
出制御ユニット１に送信コントロール信号（CT）を送出
した後送信データSDを送出し、書込／読出制御ユニット
１から得られる受信データRDを読込むようにしている。

さて書込／読出制御ユニット１は第１図に詳細なブロッ
ク図を示すように、一定のクロック信号を発生するクロ
ック発生器11及びそのクロック信号に基づいてタイミン
グ信号を発生するタイムコントローラ12,送信パルス発
生回路13が設けられる。タイムコントローラ12は上位の
制御機器４より得られる送信コントロール信号（CT）が
与えられれば送信パルス発生回路13と受信ゲート発生回
路14に送受信切換信号を送出するものであり、上位制御
機器４はこの送信コントロール信号を与えた後送信パル
ス発生回路13に送信データSDを送る。送信パルス発生回
路13はタイムコントローラ12から受信切換信号が送信状
態となるタイミングでクロック発生器11のクロックを所
定周期計数して一定の周期で送信データSDに応じで第１
及び第２のデューティ比となる送信パルス信号を発生す
るものであって、その出力は発振器15に与えられる。発
振器15は送信パルス発生回路13より送信パルス信号が与
えられたときにのみ一定の周波数の発振をするものであ
り、その発振出力は増幅器16を介して送信用となる第１
のコイルL1に与えるものである。又書込／読出制御ユニ
ット１には受信用となる第２のコイルL2が設けられてい
る。コイルL2にはコンデンサンC1が並列に接続され発振
器15の発振周波数に共振する第１の共振回路17を構成し
ており、その両端に得られる誘起電圧が増幅器18に与え
られる。増幅器18は誘起電圧を増幅するものであり、そ
の出力をアナログスイッチ19を介して検波回路20に与え
る。受信ゲート発生回路14はタイムコントローラ12によ
り与えられる送受信切換信号が受信状態となっていると
きに送信パルスの立下りから所定時間、例えば１クロッ
ク分遅らせた受信ゲート信号を発生するものである。受
信ゲート信号はゲート信号としてアナログスイッチ19に
与えられる。又クロック発生器11及び受信ゲート発生回
路14の受信ゲート信号はサンプリング信号発生回路21に
も与えられている。サンプリング信号発生回路21は受信
ゲート信号の所定のタイミング、例えば終了直前の１ク
ロック分の信号をサンプリング信号としてサンプルホー
ルド回路22に与えるものである。検波回路20はアナログ
スイッチ19を介して得られる信号を検波し、積分信号又
はその包絡線信号を得るものであり、検波信号はサンプ
ルホールド回路22に与えられる。サンプルホールド回路
22はサンプリング信号に基づいて入力信号をホールドす
るものであり、その出力は第１の比較器23に与えられ
る。比較器23は所定の閾値レベルでホールドされている
信号を弁別することによって二値信号を得るものであ
り、その出力は受信信号RDとして上位の制御機器４に与
えられる。

IDユニット３は第３図に示すように書込／読出制御ユニ
ット１に対向する面に設けられたコイルL3及びコンデン
サC2から成る第２の共振回路30を有しており、その両端
の誘起電圧が検波回路31及びダイオードブリッジ32に与
えられる。検波回路31はこの信号を検波するものであ
り、その出力は第２の比較器33に与えられる。又ダイオ
ードブリッジ32は共振回路に得られる誘起電圧を全波整
流して定電圧回路34に与える。定電圧回路34はその整流
された電圧を平滑し、一定の電圧としてIDユニット３の
各ブロックに供給するものである。比較器33には所定の
閾値レベルが設定され、検波出力をその閾値で弁別する
ものであり、比較器33の出力はクロック弁別回路35,カ
ウンタ36及びデジタルコンパレータ37に与えられる。ク
ロック弁別回路35の入力端は図示のように共振回路30の
一端に接続されており、共振回路に得られる発振周波数
のクロックを送信パルスが与えられたときに検出するも
のであって、そのクロック信号をカウンタ36に与える。
カウンタ36はこのクロック信号を計数するものであり、
その計数値はデジタルコンパレータ37に与えられる。デ
ジタルコンパレータ37は比較器33より比較信号が与えら
れたときにカウンタ36の計数値を一定の計数値と比較
し、その計数値を越えているか否かによって「Ｌ」もし
くは「Ｈ」の出力を得るものであり、その出力をメモリ
制御部38に与える。メモリ制御部38にはIDユニット３の
記憶手段であるメモリ39が接続される。書込／読出制御
ユニット１から得られる信号はデータ及びコマンドであ
るため、メモリ制御部38はこのコマンドに基づいて与え
られたデータをメモリ39に書込むと共に、メモリ39内の
データを読出すように制御するものである。又メモリ制
御部38の出力は残響制御パルス発生器40に与えられる。
残響制御パルス発生器40は比較器33の出力が「Ｌ」レベ
ルとなる所定のタイミングでメモリ制御部38から読出さ
れた書込／読出制御ユニット１に送出する送信データに
基づいてその送出データが「Ｈ」レベルのときに所定幅
の残響制御パルスを発生するものである。さて共振回路
30の両端には夫々アースとの間に抵抗を介してスイッチ
ング素子であるFET41,42が接続される。FET41,42は残響
制御パルス発生器40の残響制御パルスに基づいて共振回
路30の両端を夫々接地するように制御するものである。

ここでカウンタ36及びデジタルコンパレータ37は、弁別
されたクロック信号と第1,第２のデューティ比を有する
比較器33の出力、即ち書込／読出制御ユニット１から与
えられる送信パルス信号に基づいて送信データSDを判別
するデータ復調手段43を構成している。又残留制御パル
ス発生器40と共振回路30の両端を接地するスイッチング
素子であるFET41,42は共振回路30の残響を制御する残響
制御手段44を構成している。

次にクロック弁別回路35の詳細な構成について第４図に
基づいて説明する。第４図に示すように共振回路30の一
端はクロック弁別回路35の抵抗R1及びダイオードD1の並
列接続体を介してバッファ35aの入力端に接続される。
バッファ35aの入力端は電源端子との間にプルアップ抵
抗R2が接続され、比較器33の出力との間にクランプ用の
ダイオードD2が接続されている。ダイオードD2は比較器
33の出力が「Ｌ」レベルのときにバッファ35aの入力を
ほぼ零レベルに固定するものであり、その間共振回路30
の振幅を下げないように抵抗R1が設けられる。又バッフ
ァ35aの入力の信号の立下りを速くするためにダイオー
ドD1を設けて抵抗R1とバッファ35aの入力容量との時定
数を小さくし、又共振回路30のＱをあまり低下させない
ようにしている。

（実施例の動作） 次に本実施例の動作についてタイムチャートを参照しつ
つ説明する。まず書込／読出制御ユニット１よりIDユニ
ット３に信号を伝送する際には、上位の制御機器４より
タイムコントローラ12に送信コントロール信号CTが送出
される。そうすればタイムコントローラ12は送信パルス
発生回路13に送信切換信号を与える。その後第５図
（ａ）に示すように上位の制御機器４より送信データSD
（例えば図示のように「HLLH」）の信号が送信パルス発
生回路13に加えられる。そうすれば送信パルス発生回路
13は第５図（ｂ）に示すように時刻t₁,t₃,t₅及びt₆より
一定の周期Ｔで送信データの論理レベルに対応した第1,
第２のデューティ比の送信パルス信号を発生する。この
信号によって第５図（ｃ）に示すように発振器15の発振
が断続される。従ってIDユニット３が近接している場合
には、共振回路30の両端に第５図（ｄ）に示すように発
振器15の駆動時間、即ち時刻t₁〜t₂,t₃〜t₄……に一定
の振幅の信号が得られ、その後減衰する信号が得られる
こととなる。この信号は検波回路31によって検波されて
所定の閾値レベルで比較されるため、比較器33により第
５図（ｅ）に示すような送信パルス信号と同一の信号が
得られる。この信号が「Ｈ」レベルである時刻t₁〜t₂に
はダイオードD2はオフ状態となり、抵抗R1を介してバッ
ファ35aに第５図（ｄ）に示す一定の振幅の信号が与え
られ、第５図（ｆ）に示すようにそのクロック信号が抽
出される。。この信号がカウンタ36に与えられて計数さ
れる。カウンタ36には時刻t₁からの計数が開始されたと
きにはその出力が立下る時刻t₂の時点では所定値より大
きい計数値が得られ、時刻t₃より計数を開始したときに
は時刻t₄の時点では所定値より低い計数値が得られてい
る。従ってデジタルコンパレータ37は時刻t₂,t₄にその
計数値を弁別し、第５図（ｇ）に示すように送信データ
SDより１周期遅れたタイミングでメモリ制御部38に信号
を出力する。こうすれば書込／読出制御ユニット１より
IDユニット３にデータを伝送することができる。そして
FSK信号と異なり一定の周波数の信号を断続するだけで
あるため、共振回路30の共振周波数は発振器15の発振周
波数と一致させておくことよって高い能率でデータ伝送
を行うことができる。又書込／読出制御ユニット１の発
振器15の出力を大きくすればそれにつれてIDユニット３
に誘起される電圧レベルが高くなるため、発振出力によ
って通信距離を大きくすることができる。

次にIDユニット３から書込／読出制御ユニット１にデー
タを伝送する際には、まず書込／読出制御ユニット１の
タイムコントローラ12の送受信切換信号が受信状態に切
換えられ、送信パルス発生回路13は第６図（ａ）に示す
ような一定の第３のデューティ比、例えば50％のデュー
ティ比の一定周期Ｔの送信パルス信号を発生する。そう
すれば発振器15が周期的に断続されるため第６図（ｂ）
に示すような発振信号がコイルL1よりIDユニット３に伝
えられることとなる。従って比較器33は第６図（ｃ）に
示すようなデューティ50％のクロック信号を出力するこ
とになる。このクロック信号に基づいてメモリ制御部38
よりデータ信号が読出される。第６図（ｄ）はメモリ制
御部38より読出された信号が「HLHL」である信号の例を
示しており、この信号が残響制御パルス発生器40に与え
られる。残響制御パルス発生器40はこの信号の論理レベ
ルに基づいて比較器33の立下りの時点で第６図（ｅ）に
示すように所定幅の残響制御パルスを出力する。この信
号がFET41,42に与えられて断続される。従ってFET41,42
がオフ状態では、第６図（ｆ）の時刻t₉以後等に示すよ
うに共振回路30に減衰信号が生じているが、FET41,42を
オンとする時刻t₁₁以後には共振回路30の両端が接地さ
れているため、IDユニット３の共振回路30にはほとんど
残響が生じることがない。一方書込／読出制御ユニット
１の共振回路17に得られる信号は発振器15が駆動される
時刻t₈〜t₉,t₁₀〜t₁₁……の間は一定の高い振幅レベル
を有するが、それ以後の時刻t₉〜t₁₀,t₁₁〜t₁₂……はID
ユニット３の共振回路30の残響に応じて低いレベルの残
響が残存する。そして送信パルスがオフとなる周期より
短い一定の周期で第６図（ｈ），（ｉ）に示すように受
信ゲート信号発生回路14より受信ゲート信号が発生し、
その間だけ閉成するアナログスイッチ19を介して検波回
路20に信号が伝えられる。そしてその立下りの直前で第
６図（ｋ）に示すようにサンプリング信号がサンプルホ
ールド回路22に与えられる。従ってサンプルホールド回
路22の出力が比較器23によって閾値と弁別されるため、
比較器23より第６図（ｌ）に示すような信号、即ち第６
図（ｄ）と同様のメモリ読出信号が書込／読出制御ユニ
ット１に送信周期Ｔだけ遅れて伝達されることとなる。

尚本実施例はIDユニット３のデータ復調手段としてクロ
ックを計数するカウンタとデジタルコンパレータを用
い、デジタルコンパレータの出力によって発振信号のパ
ルス幅に対応した二値信号に弁別するようにしている
が、パルス幅を二値信号に復調する種々の構成、例えば
比較器に得られる信号を積分する積分回路と、その積分
出力を所定の閾値レベルで弁別する比較器とによってデ
ータ復調手段を構成するようにしてもよい。

又本実施例は書込／読出制御ユニットから得られる発振
信号を整流してIDユニット３の電源としているが、送信
パルスの平均した周期が一定となるように制御機器４か
ら与えられる送信データSDを更にマンチェスタ符号化
し、マンチェスタ符号化された信号、即ち論理「Ｈ」レ
ベルについては「HL」、論理「Ｌ」については「LH」の
信号を送信データとして送信パルス発生回路13に与える
ことによって送信データを伝送することが好ましい。こ
うすればデータ伝送速度はマンチェスタ符号化しない場
合と比べて1/2となるが、発振器15の駆動時間の平均値
は時間によって変動せず一定の平均値の発振信号が与え
られるため、IDユニット３の直流電圧を変動させること
なくデータ伝送を行うことができる。

更に本実施例は共振回路の発振信号を整流・平滑して各
ブロックに電源として供給しているが、IDユニット内に
電池を設けこの電池から各ブロックに電源を供給するよ
うにしてもよいことはいうまでもない。

【図面の簡単な説明】

第１図は本発明のデータ通信装置の一実施例による物品
識別システムの書込／読出制御ユニットの構成を示すブ
ロック図、第２図はその全体構成を示すブロック図、第
３図はIDユニットの構成を示すブロック図、第４図はク
ロック弁別回路35とその周辺回路の詳細な構成を示す回
路図、第５図は書込／読出制御ユニットよりIDユニット
にデータを伝送する際の各部の波形を示すタイムチャー
ト、第６図はIDユニットより書込／読出制御ユニットに
信号を伝送する際の各部の波形を示すタイムチャートで
ある。 １……書込／読出制御ユニット、３……IDユニット、４
……制御機器、L1,L2,L3……コイル、11……クロック発
生器、12……タイムコントローラ、13……送信パルス発
生回路、14……受信ゲート信号発生回路、15……発振
器、17,30……共振回路、19……アナログスイッチ、20,
31……検波回路、22……サンプルホールド回路、23,33
……比較器、34……整流・平滑回路、35……クロック弁
別回路、36……カウンタ、37……デジタルコンパレー
タ、38……メモリ制御部、39……メモリ、40……残留制
御パルス発生器、41,42……FET、43……データ復調手
段、44……残響制御手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１のユニットと第２のユニット間でシリ
   アルデータの半二重データ伝送を行うデータ通信装置で
   あって、 前記第１のユニットは、 前記第２のユニットに対向する面に設けられた第１のコ
   イルを有する発振器と、 データ送信時には送信データ信号に対応させて第1,第２
   のデューティ比を有し、データ受信時には一定の第３の
   デューティ比を有する一定周期の送信パルス信号を発生
   し、前記発振器に該一定周期の送信パルス信号を与える
   ことによってその発振を断続する送信パルス発生手段
   と、 前記発振器の発振周波数に実質的に等しい共振周波数を
   有し、前記第２のユニットに対向する面に設けられた第
   ２のコイルを含む第１の共振回路と、 前記送信パルス発生手段の送信パルスに対応した信号が
   与えられ前記発振器の発振停止時のタイミングを有する
   受信ゲート信号を発生する受信ゲート信号発生手段と、 前記受信ゲート信号発生手段の受信ゲート信号が与えら
   れる間に前記第１の共振回路に得られる電磁誘導信号を
   検波する検波回路と、 前記受信ゲート信号の所定タイミングで前記検波回路の
   出力をサンプリングするサンプルホールド回路と、 前記サンプルホールド回路のホールド信号を所定レベル
   で弁別する第１の比較器と、を有するものであり、 前記第２のユニットは、 前記第１のユニットの発振器の発振周波数に実質的に等
   しい共振周波数を有し前記第１のユニットに対向する面
   に設けられた第３のコイルを含む第２の共振回路と、 前記第２の共振回路に得られる信号を検波する検波回路
   と、 前記検波出力を所定の閾値レベルで弁別することによっ
   て送信パルス信号を得る第２の比較器と、 前記第２の比較器の比較信号に基づいて前記第２の共振
   回路に得られる発振信号を弁別して整形するクロック弁
   別回路と、 前記第１のユニットからのデータ受信時に前記第２の比
   較器の出力及び前記クロック弁別回路のクロック信号に
   基づいて第1,第２のデューティ比の送信パルス信号より
   送信データ信号を復調するデータ復調手段と、 前記第２の共振回路とアース間に接続されたスイッチン
   グ素子を有し、前記第１のユニットへのデータ伝送時に
   前記第２の比較器より得られる第３のデューティ比の送
   信パルス信号に基づいて前記発振器の発振停止のタイミ
   ングで該スイッチング素子を送信データに対応させて断
   続することにより第２の共振回路に生じる残響を制御す
   る残響制御手段と、を有することを特徴とするデータ通
   信装置。