JPH07321872A - フレーム多重プロトコル用ｔｅｉマッピング検索方式 - Google Patents
フレーム多重プロトコル用ｔｅｉマッピング検索方式Info
- Publication number
- JPH07321872A JPH07321872A JP6109529A JP10952994A JPH07321872A JP H07321872 A JPH07321872 A JP H07321872A JP 6109529 A JP6109529 A JP 6109529A JP 10952994 A JP10952994 A JP 10952994A JP H07321872 A JPH07321872 A JP H07321872A
- Authority
- JP
- Japan
- Prior art keywords
- tei
- dlci
- mapping
- register
- link state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 ハードウェア規模が小さく、ＴＥＩマッピン
グ検索に関するソフトウェア処理を無くし、ＴＥＩマッ
ピング時の各ＤＬＣＩに対応する実リンク状態メモリの
リード及びライトを高速に処理可能なフレーム多重プロ
トコル用ＴＥＩマッピング検索方式を実現する。 【構成】 ソフトウェアがＤＬＣＩ値をＤＬＣＩレジス
タ１に設定した時点からＴＥＩマッピング検索テーブル
９の下位アドレスを順次出力し、リードした設定値とＳ
ＡＰＩＴＥＩレジスタ値をＳビットが“１”の場合に順
次比較し、一致時のＪＭＡＤＲ７を実リンク状態メモリ
１２の上位アドレスにラッチ出力する。ソフトウェアが
ＪＭＡＤＲ出力確定後、実リンク状態メモリ１２の下位
アドレスを出力して１リンク状態メモリ１１上の必要情
報のリード及びライトを行なう。
グ検索に関するソフトウェア処理を無くし、ＴＥＩマッ
ピング時の各ＤＬＣＩに対応する実リンク状態メモリの
リード及びライトを高速に処理可能なフレーム多重プロ
トコル用ＴＥＩマッピング検索方式を実現する。 【構成】 ソフトウェアがＤＬＣＩ値をＤＬＣＩレジス
タ１に設定した時点からＴＥＩマッピング検索テーブル
９の下位アドレスを順次出力し、リードした設定値とＳ
ＡＰＩＴＥＩレジスタ値をＳビットが“１”の場合に順
次比較し、一致時のＪＭＡＤＲ７を実リンク状態メモリ
１２の上位アドレスにラッチ出力する。ソフトウェアが
ＪＭＡＤＲ出力確定後、実リンク状態メモリ１２の下位
アドレスを出力して１リンク状態メモリ１１上の必要情
報のリード及びライトを行なう。
Description
【０００１】
【産業上の利用分野】本発明はフレーム多重プロトコル
処理方式に関し、特に加入者単位のＴＥＩマッピング処
理方式に関する。
処理方式に関し、特に加入者単位のＴＥＩマッピング処
理方式に関する。
【０００２】
【従来の技術】従来、この種のＴＥＩマッピング処理
は、通信機器のフレーム多重プロトコル処理内で用いら
れている。このような処理では、加入者単位（ＵＤＬＣ
Ｉ）毎に最大マッピング数分の割当エリアを設け、実リ
ンク状態メモリのリンク単位を示す上位アドレスと該当
ＤＬＣＩのＳＡＰＩ、ＴＥＩとの対応と設定フラグをソ
フトウェア処理によって設定し、実リンク状態メモリ上
の必要情報のリード及びライトの前にＵＤＬＣＩ毎の割
当エリアの検索を行ない、該当ＤＬＣＩに対応した実リ
ンク状態メモリのリンク単位の上位アドレスを得ること
で実現している。また、従来のＴＥＩマッピング処理の
第２例は、ＵＤＬＣＩ毎に最大マッピング数分を監視す
る設定数を保持するエリアと、実リンク状態メモリのマ
ッピング可能な最大リンク数分の割当エリアを設け、実
リンク状態メモリのリンク単位を示す上位アドレスと該
当ＤＬＣＩとの対応と設定フラグをソフトウェア処理に
よって設定し、実リンク状態メモリ上の必要情報のリー
ド及びライトの前に割当エリアの検索を行ない、該当Ｄ
ＬＣＩに対応した実リンク状態メモリのリンク単位の上
位アドレスを得ることで実現している。
は、通信機器のフレーム多重プロトコル処理内で用いら
れている。このような処理では、加入者単位（ＵＤＬＣ
Ｉ）毎に最大マッピング数分の割当エリアを設け、実リ
ンク状態メモリのリンク単位を示す上位アドレスと該当
ＤＬＣＩのＳＡＰＩ、ＴＥＩとの対応と設定フラグをソ
フトウェア処理によって設定し、実リンク状態メモリ上
の必要情報のリード及びライトの前にＵＤＬＣＩ毎の割
当エリアの検索を行ない、該当ＤＬＣＩに対応した実リ
ンク状態メモリのリンク単位の上位アドレスを得ること
で実現している。また、従来のＴＥＩマッピング処理の
第２例は、ＵＤＬＣＩ毎に最大マッピング数分を監視す
る設定数を保持するエリアと、実リンク状態メモリのマ
ッピング可能な最大リンク数分の割当エリアを設け、実
リンク状態メモリのリンク単位を示す上位アドレスと該
当ＤＬＣＩとの対応と設定フラグをソフトウェア処理に
よって設定し、実リンク状態メモリ上の必要情報のリー
ド及びライトの前に割当エリアの検索を行ない、該当Ｄ
ＬＣＩに対応した実リンク状態メモリのリンク単位の上
位アドレスを得ることで実現している。
【０００３】
【発明が解決しようとする課題】従来の方式の第１例
は、実リンク状態メモリ上の必要情報のリード及びライ
トの前に必ずＵＤＬＣＩ毎の最大マッピング数分の割当
エリアで該当ＤＬＣＩと一致する割当エリアを検索する
必要があり、ＤＬＣＩ値をＵＤＬＣＩ、ＳＡＰＩ、ＴＥ
Ｉに分けるデータ操作や設定数分のデータの比較処理の
負荷が大きく、データ送受のスループット低下やコマン
ド送信や応答の即答性が要求されるレスポンス送信の性
能劣化が問題となる。
は、実リンク状態メモリ上の必要情報のリード及びライ
トの前に必ずＵＤＬＣＩ毎の最大マッピング数分の割当
エリアで該当ＤＬＣＩと一致する割当エリアを検索する
必要があり、ＤＬＣＩ値をＵＤＬＣＩ、ＳＡＰＩ、ＴＥ
Ｉに分けるデータ操作や設定数分のデータの比較処理の
負荷が大きく、データ送受のスループット低下やコマン
ド送信や応答の即答性が要求されるレスポンス送信の性
能劣化が問題となる。
【０００４】従来の方式の第２例は、最悪の場合で実リ
ンク状態メモリのマッピング可能な最大リンク数回の割
当エリアの検索が必要となり、多重度の高いフレーム多
重プロトコル処理には適用できない。
ンク状態メモリのマッピング可能な最大リンク数回の割
当エリアの検索が必要となり、多重度の高いフレーム多
重プロトコル処理には適用できない。
【０００５】本発明の目的は、ハードウェア規模が小さ
く、ＴＥＩマッピング検索に関するソフトウェア処理を
無くし、ＴＥＩマッピング時の各ＤＬＣＩに対応する実
リンク状態メモリのリード及びライトを高速に処理可能
なフレーム多重プロトコル用ＴＥＩマッピング検索方式
を提供することにある。
く、ＴＥＩマッピング検索に関するソフトウェア処理を
無くし、ＴＥＩマッピング時の各ＤＬＣＩに対応する実
リンク状態メモリのリード及びライトを高速に処理可能
なフレーム多重プロトコル用ＴＥＩマッピング検索方式
を提供することにある。
【０００６】
【課題を解決するための手段】本発明のフレーム多重プ
ロトコル用ＴＥＩマッピング検索方式は、ソフトウェア
がＤＬＣＩ値を設定するハードウェアのＤＬＣＩレジス
タと、該ＤＬＣＩレジスタとハードウェア内で接続され
た、配線のみで構成可能なＳＡＰＩとＴＥＩとを保持す
るＳＡＰＩＴＥＩレジスタ及び加入者単位を保持するＵ
ＤＬＣＩレジスタと、上位アドレスに前記加入者単位が
接続され、下位アドレスに最大マッピング数分記憶エリ
アが割当てられ、各エリアに“１”で設定を示すＳビッ
トとＳＡＰＩとＴＥＩと該当ＤＬＣＩに割りあてられた
実リンク状態メモリの上位アドレスであるＪＭＡＤＲを
保持するＴＥＩマッピング検索テーブルと、ソフトウェ
アがＤＬＣＩ値を前記ＤＬＣＩレジスタに設定した時点
から前記ＴＥＩマッピング検索テーブルの下位アドレス
を順次出力するアドレスカウンタと、前記ＴＥＩマッピ
ング検索テーブルからリードされた設定値と前記ＳＡＰ
ＩＴＥＩレジスタ値を前記Ｓビットが“１”の場合に順
次比較する比較手段と、前記比較手段の比較結果が一致
を示しているとき前記ＴＥＩマッピング検索テーブルか
らリードされた前記ＪＭＡＤＲをラッチし、前記実リン
ク状態メモリの上位アドレスに出力するラッチ手段を有
し、ソフトウェアがＪＭＡＤＲ確定後、前記実リンク状
態メモリの下位アドレスを出力して必要情報のリード及
びライトを行う。
ロトコル用ＴＥＩマッピング検索方式は、ソフトウェア
がＤＬＣＩ値を設定するハードウェアのＤＬＣＩレジス
タと、該ＤＬＣＩレジスタとハードウェア内で接続され
た、配線のみで構成可能なＳＡＰＩとＴＥＩとを保持す
るＳＡＰＩＴＥＩレジスタ及び加入者単位を保持するＵ
ＤＬＣＩレジスタと、上位アドレスに前記加入者単位が
接続され、下位アドレスに最大マッピング数分記憶エリ
アが割当てられ、各エリアに“１”で設定を示すＳビッ
トとＳＡＰＩとＴＥＩと該当ＤＬＣＩに割りあてられた
実リンク状態メモリの上位アドレスであるＪＭＡＤＲを
保持するＴＥＩマッピング検索テーブルと、ソフトウェ
アがＤＬＣＩ値を前記ＤＬＣＩレジスタに設定した時点
から前記ＴＥＩマッピング検索テーブルの下位アドレス
を順次出力するアドレスカウンタと、前記ＴＥＩマッピ
ング検索テーブルからリードされた設定値と前記ＳＡＰ
ＩＴＥＩレジスタ値を前記Ｓビットが“１”の場合に順
次比較する比較手段と、前記比較手段の比較結果が一致
を示しているとき前記ＴＥＩマッピング検索テーブルか
らリードされた前記ＪＭＡＤＲをラッチし、前記実リン
ク状態メモリの上位アドレスに出力するラッチ手段を有
し、ソフトウェアがＪＭＡＤＲ確定後、前記実リンク状
態メモリの下位アドレスを出力して必要情報のリード及
びライトを行う。
【０００７】
【作用】ソフトウェア処理で行なう場合は、検索の毎に
ＵＤＬＣＩ毎のＳＡＰＩ、ＴＥＩをデータ操作（ビット
シフト、ＡＮＤ、比較等）を行ない、割り当てられた実
リンク状態をさがす必要があり、処理負荷が大きくな
る。
ＵＤＬＣＩ毎のＳＡＰＩ、ＴＥＩをデータ操作（ビット
シフト、ＡＮＤ、比較等）を行ない、割り当てられた実
リンク状態をさがす必要があり、処理負荷が大きくな
る。
【０００８】本発明では、ＤＬＣＩをソフトウェアが設
定するだけで、実リンク状態メモリをリード／ライトで
きる（通常のメモリリード／ライトとほとんど変わらな
い）。ハードウェアが検索するため、高速に処理可能で
ある。その割にハードウェア構成は、ＤＬＣＩ用レジス
タ（２３ビット分）と２３ビット分（ＤＬＣＩレジスタ
とマッピングメモリデータ）の比較器と割当て数分カウ
ントできるカウンタ（現在プロトコルにおいてのＴＥＩ
割当て数は８ｏｒ１６）と配線が余分に必要になるだけ
で、テーブルメモリや実リンクメモリは上記処理で元々
必要である。
定するだけで、実リンク状態メモリをリード／ライトで
きる（通常のメモリリード／ライトとほとんど変わらな
い）。ハードウェアが検索するため、高速に処理可能で
ある。その割にハードウェア構成は、ＤＬＣＩ用レジス
タ（２３ビット分）と２３ビット分（ＤＬＣＩレジスタ
とマッピングメモリデータ）の比較器と割当て数分カウ
ントできるカウンタ（現在プロトコルにおいてのＴＥＩ
割当て数は８ｏｒ１６）と配線が余分に必要になるだけ
で、テーブルメモリや実リンクメモリは上記処理で元々
必要である。
【０００９】したがって、実リンク状態メモリへのＴＥ
Ｉマッピング設定後、各ＤＬＣＩ毎のプロトコル処理時
ＴＥＩマッピング検索をソフトウェアが行なうことなく
高速に処理可能となる。
Ｉマッピング設定後、各ＤＬＣＩ毎のプロトコル処理時
ＴＥＩマッピング検索をソフトウェアが行なうことなく
高速に処理可能となる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は、本発明の一実施例のハードウェア
ブロック図、図２はＤＬＣＩレジスタ１、ＴＥＩマッピ
ング検索テーブル９、実リンク状態メモリ１２の構成図
である。ＤＬＣＩレジスタ１にはソフトウェアがＤＬＣ
Ｉ値を設定する。ＤＬＣＩレジスタ１が保持するＤＬＣ
Ｉ値は２１−２２ビットがＳＡＰＩ値を、０７−１９ビ
ットがＵＤＬＣＩ値を、００−０６ビットがＴＥＩ値を
示す。ＤＬＣＩレジスタ１とハードウェア内で接続され
た、配線のみで構成可能なＳＡＰＩとＴＥＩとを保持す
るＳＡＰＩＴＥＩレジスタ２と、ＵＤＬＣＩを保持する
ＵＤＬＣＩレジスタ３が設けられている。
ブロック図、図２はＤＬＣＩレジスタ１、ＴＥＩマッピ
ング検索テーブル９、実リンク状態メモリ１２の構成図
である。ＤＬＣＩレジスタ１にはソフトウェアがＤＬＣ
Ｉ値を設定する。ＤＬＣＩレジスタ１が保持するＤＬＣ
Ｉ値は２１−２２ビットがＳＡＰＩ値を、０７−１９ビ
ットがＵＤＬＣＩ値を、００−０６ビットがＴＥＩ値を
示す。ＤＬＣＩレジスタ１とハードウェア内で接続され
た、配線のみで構成可能なＳＡＰＩとＴＥＩとを保持す
るＳＡＰＩＴＥＩレジスタ２と、ＵＤＬＣＩを保持する
ＵＤＬＣＩレジスタ３が設けられている。
【００１２】ＴＥＩマッピング検索テーブル９は、上位
アドレスにＵＤＬＣＩが接続され、下位アドレスに最大
マッピング数分記憶エリアが１ＴＥＩマッピンング保持
エリア８として割当られ、各１ＴＥＩマッピング保持エ
リア８に“１”で設定を示すＳビット４とＳＡＰＩ５と
ＴＥＩ６と該当ＤＬＣＩに割り当てたＪＭＡＤＲ７を保
持する。ＭＡＸ１１０はＵＤＬＣＩ単位の（最大マッピ
ング数−１）を示す。
アドレスにＵＤＬＣＩが接続され、下位アドレスに最大
マッピング数分記憶エリアが１ＴＥＩマッピンング保持
エリア８として割当られ、各１ＴＥＩマッピング保持エ
リア８に“１”で設定を示すＳビット４とＳＡＰＩ５と
ＴＥＩ６と該当ＤＬＣＩに割り当てたＪＭＡＤＲ７を保
持する。ＭＡＸ１１０はＵＤＬＣＩ単位の（最大マッピ
ング数−１）を示す。
【００１３】プロトコル処理で使用される実リンク状態
メモリ１２において、ＪＭＡＤＲ毎に区切られたメモリ
がリンク単位のプロトコル処理で必要とされる１リンク
状態メモリ１１を示す。
メモリ１２において、ＪＭＡＤＲ毎に区切られたメモリ
がリンク単位のプロトコル処理で必要とされる１リンク
状態メモリ１１を示す。
【００１４】ソフトウェア設定タイミング信号２１が入
力されると、ＤＬＣＩレジスタ１よりＵＤＬＣＩデータ
がＴＥＩマッピング検索テーブル上位アドレス１３に、
ＳＡＰＩ及びＴＥＩが比較器入力１８に出力される。ま
た、同一タイミングでアドレスカウンタ２３よりＴＥＩ
マッピング検索テーブル下位アドレス１４に最大割当エ
リア数分アドレスが順位出力される。この時、ＴＥＩマ
ッピング検索テーブル９よりＳＡＰＩ及びＴＥＩデータ
１６、Ｓビットデータ１５、ＪＭＡＤＲデータ１７が順
次出力される。比較器２２は、入力データ１６と１８を
Ｓビットデータ１５が“１”の時比較し、一致時のＪＭ
ＡＤＲデータ１７をラッチするタイミングを与える比較
器出力２０を出力する。ラッチレジスタ２４は、比較器
出力１９のタイミングでＪＭＡＤＲデータ１７をラッチ
し、実リンク状態メモリ１２の上位アドレス２０に出力
する。
力されると、ＤＬＣＩレジスタ１よりＵＤＬＣＩデータ
がＴＥＩマッピング検索テーブル上位アドレス１３に、
ＳＡＰＩ及びＴＥＩが比較器入力１８に出力される。ま
た、同一タイミングでアドレスカウンタ２３よりＴＥＩ
マッピング検索テーブル下位アドレス１４に最大割当エ
リア数分アドレスが順位出力される。この時、ＴＥＩマ
ッピング検索テーブル９よりＳＡＰＩ及びＴＥＩデータ
１６、Ｓビットデータ１５、ＪＭＡＤＲデータ１７が順
次出力される。比較器２２は、入力データ１６と１８を
Ｓビットデータ１５が“１”の時比較し、一致時のＪＭ
ＡＤＲデータ１７をラッチするタイミングを与える比較
器出力２０を出力する。ラッチレジスタ２４は、比較器
出力１９のタイミングでＪＭＡＤＲデータ１７をラッチ
し、実リンク状態メモリ１２の上位アドレス２０に出力
する。
【００１５】ソフトウェアがＪＭＡＤＲ出力確定後、実
リンク状態メモリ１２の下位アドレスを出力して１リン
ク状態メモリ１１上の必要情報のリード及びライトを行
なう。この際、ＪＭＡＤＲ確定の検出はＪＭＡＤＲ確定
表示信号のルックインやＪＭＡＤＲ確定割り込みやＭＡ
Ｘ１で決まる最大確定待時間の間他命令の挿入などで実
現する。
リンク状態メモリ１２の下位アドレスを出力して１リン
ク状態メモリ１１上の必要情報のリード及びライトを行
なう。この際、ＪＭＡＤＲ確定の検出はＪＭＡＤＲ確定
表示信号のルックインやＪＭＡＤＲ確定割り込みやＭＡ
Ｘ１で決まる最大確定待時間の間他命令の挿入などで実
現する。
【００１６】図３は本実施例のＴＥＩマッピング検索シ
ーケンスを示す図である。ＴＥＩマッピング検索テーブ
ルメモリ９の上位アドレス１３には、ソフトウェアが設
定したＤＬＣＩ値中のＵＤＬＣＩが出力される。ＴＥＩ
マッピング検索テーブルメモリ９の上位アドレス１３に
は、ソフトウェアが設定したＤＬＣＩ値中のＵＤＬＣＩ
が出力される。ＴＥＩマッピング検索テーブルメモリ９
の下位アドレス１４にはカウンタにより（ＭＡＸ１＋
１）分のアドレスが順次出力される。ＴＥＩマッピング
検索テーブルメモリ９の下位アドレス１４の変化毎にＳ
ビットデータ出力１５、ＳＡＰＩ及びＴＥＩデータ出力
１６、ＪＭＡＤＲデータ出力１７がリードされる。ＳＡ
ＰＩＴＥＩレジスタ３のデータ出力１８と上記ＳＡＰＩ
及びＴＥＩデータ出力１６との比較結果出力１９が一致
した時のＪＭＡＤＲデータ出力１７をラッチし、実リン
ク状態メモリの上位アドレス２０に出力する。
ーケンスを示す図である。ＴＥＩマッピング検索テーブ
ルメモリ９の上位アドレス１３には、ソフトウェアが設
定したＤＬＣＩ値中のＵＤＬＣＩが出力される。ＴＥＩ
マッピング検索テーブルメモリ９の上位アドレス１３に
は、ソフトウェアが設定したＤＬＣＩ値中のＵＤＬＣＩ
が出力される。ＴＥＩマッピング検索テーブルメモリ９
の下位アドレス１４にはカウンタにより（ＭＡＸ１＋
１）分のアドレスが順次出力される。ＴＥＩマッピング
検索テーブルメモリ９の下位アドレス１４の変化毎にＳ
ビットデータ出力１５、ＳＡＰＩ及びＴＥＩデータ出力
１６、ＪＭＡＤＲデータ出力１７がリードされる。ＳＡ
ＰＩＴＥＩレジスタ３のデータ出力１８と上記ＳＡＰＩ
及びＴＥＩデータ出力１６との比較結果出力１９が一致
した時のＪＭＡＤＲデータ出力１７をラッチし、実リン
ク状態メモリの上位アドレス２０に出力する。
【００１７】
【発明の効果】以上説明したように、本発明は、実リン
ク状態メモリへのＴＥＩマッピング設定後、各ＤＬＣＩ
毎のプロトコル処理時ＴＥＩマッピング検索をソフトウ
ェアが行なうことなく高速に処理可能となる。
ク状態メモリへのＴＥＩマッピング設定後、各ＤＬＣＩ
毎のプロトコル処理時ＴＥＩマッピング検索をソフトウ
ェアが行なうことなく高速に処理可能となる。
【００１８】また、ハードウェアの構成もソフトウェア
インタフェースレジスタとハード内レジスタの配線と元
々必須なＴＥＩマッピング検索テーブル用メモリとアド
レスを順次出力するカウンタとメモリへのアドレス割付
により簡単に構成できる。
インタフェースレジスタとハード内レジスタの配線と元
々必須なＴＥＩマッピング検索テーブル用メモリとアド
レスを順次出力するカウンタとメモリへのアドレス割付
により簡単に構成できる。
【図面の簡単な説明】
【図１】本発明のＴＥＩマピッング検索方式の一実施例
を示すＴＥＩマッピング検索ハードウェアブロック図で
ある。
を示すＴＥＩマッピング検索ハードウェアブロック図で
ある。
【図２】ＤＬＣＩレジスタ１、ＴＥＩマッピング検索テ
ーブル９、実リンク状態メモリ１２の構成図である。
ーブル９、実リンク状態メモリ１２の構成図である。
【図３】本実施例のＴＥＩマッピング検索シーケンス図
である。
である。
１ ＤＬＣＩレジスタ ２ ＳＡＰＩＴＥＩレジスタ ３ ＵＤＬＣＩレジスタ ４ Ｓビット ５ ＳＡＰＩ ６ ＴＥＩ ７ 実リンク状態メモリ上位アドレス ８ １ＴＥＩマッピング保持エリア ９ ＴＥＩマッピング検索テーブル １０ ＵＤＬＣＩ単位の最大マッピング数−１ １１ １リンク状態メモリ １２ 実リンク状態メモリ １３ ＴＥＩマッピング検索テーブル上位アドレス １４ ＴＥＩマッピング検索テーブル下位アドレス １５ Ｓビットデータ出力 １６ ＳＡＰＩ及びＴＥＩデータ出力 １７ ＪＭＡＤＲデータ出力 １８ ＳＡＰＩＴＥＩレジスタデータ出力 １９ 比較結果出力 ２０ 実リンク状態メモリ上位アドレス ２１ ソフトウェア設定タイミング信号 ２２ ＳＡＰＩ及びＴＥＩ比較器 ２３ ＴＥＩマッピング検索テーブル下位アドレスカ
ウンタ
ウンタ
Claims (2)
- 【請求項１】 ソフトウェアがＤＬＣＩ値を設定するハ
ードウェアのＤＬＣＩレジスタと、 該ＤＬＣＩレジスタとハードウェア内で接続された、配
線のみで構成可能なＳＡＰＩとＴＥＩとを保持するＳＡ
ＰＩＴＥＩレジスタ及び加入者単位を保持するＵＤＬＣ
Ｉレジスタと、 上位アドレスに前記加入者単位が接続され、下位アドレ
スに最大マッピング数分記憶エリアが割当てられ、各エ
リアに“１”で設定を示すＳビットとＳＡＰＩとＴＥＩ
と該当ＤＬＣＩに割りあてられた実リンク状態メモリの
上位アドレスであるＪＭＡＤＲを保持するＴＥＩマッピ
ング検索テーブルと、 ソフトウェアがＤＬＣＩ値を前記ＤＬＣＩレジスタに設
定した時点から前記ＴＥＩマッピング検索テーブルの下
位アドレスを順次出力するアドレスカウンタと、 前記ＴＥＩマッピング検索テーブルからリードされた設
定値と前記ＳＡＰＩＴＥＩレジスタ値を前記Ｓビットが
“１”の場合に順次比較する比較手段と、 前記比較手段の比較結果が一致を示しているとき前記Ｔ
ＥＩマッピング検索テーブルからリードされた前記ＪＭ
ＡＤＲをラッチし、前記実リンク状態メモリの上位アド
レスに出力するラッチ手段を有し、 ソフトウェアがＪＭＡＤＲ確定後、前記実リンク状態メ
モリの下位アドレスを出力して必要情報のリード及びラ
イトを行うフレーム多重プロトコル用ＴＥＩマッピング
検索方式。 - 【請求項２】 前記ＪＭＡＤＲ確定の検出を、ＪＭＡＤ
Ｒ確定表示信号のルックインやＪＭＡＤＲ確定割り込み
や最大確定待時間の間他命令の挿入などで行なう請求項
１記載のクレーム多重プロトコル用ＴＥＩマッピング検
索方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109529A JP2720792B2 (ja) | 1994-05-24 | 1994-05-24 | フレーム多重プロトコル用ｔｅｉマッピング検索方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109529A JP2720792B2 (ja) | 1994-05-24 | 1994-05-24 | フレーム多重プロトコル用ｔｅｉマッピング検索方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321872A true JPH07321872A (ja) | 1995-12-08 |
| JP2720792B2 JP2720792B2 (ja) | 1998-03-04 |
Family
ID=14512574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6109529A Expired - Fee Related JP2720792B2 (ja) | 1994-05-24 | 1994-05-24 | フレーム多重プロトコル用ｔｅｉマッピング検索方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720792B2 (ja) |
-
1994
- 1994-05-24 JP JP6109529A patent/JP2720792B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720792B2 (ja) | 1998-03-04 |
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