JPH07321122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07321122A JPH07321122A JP7073083A JP7308395A JPH07321122A JP H07321122 A JPH07321122 A JP H07321122A JP 7073083 A JP7073083 A JP 7073083A JP 7308395 A JP7308395 A JP 7308395A JP H07321122 A JPH07321122 A JP H07321122A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/221—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/904—Charge carrier lifetime control
Abstract
(57)【要約】 （修正有）
【目的】 バイポーラトランジスタの蓄積時間を高精度
に制御し得る半導体装置の製造方法を提供する。 【構成】 ウェファを酸化して酸化膜５を形成し、この
酸化膜５を選択的に除去して窓６を形成し、ウェファの
選択された領域を露出させる。各窓６は表面積Ａｐｔ／
２を有する。窓６を介して注入されたプラチナイオンは
シリコン中に等方に拡散するので、注入されたプラチナ
イオンは隣接する２個のデバイスに均等に割当てられ、
従って各窓６はデバイス当りプラチナイオンの注入領域
に対してＡｐｔ／４の表面積が寄与することになる。従
って、プラチナイオンの制御された量を注入でき、しか
も少数キャリヤの寿命が１０〜２０秒の所望の範囲にあ
り高精度に制御された蓄積時間を有するバイポーラトラ
ンジスタを実現することができる。
に制御し得る半導体装置の製造方法を提供する。 【構成】 ウェファを酸化して酸化膜５を形成し、この
酸化膜５を選択的に除去して窓６を形成し、ウェファの
選択された領域を露出させる。各窓６は表面積Ａｐｔ／
２を有する。窓６を介して注入されたプラチナイオンは
シリコン中に等方に拡散するので、注入されたプラチナ
イオンは隣接する２個のデバイスに均等に割当てられ、
従って各窓６はデバイス当りプラチナイオンの注入領域
に対してＡｐｔ／４の表面積が寄与することになる。従
って、プラチナイオンの制御された量を注入でき、しか
も少数キャリヤの寿命が１０〜２０秒の所望の範囲にあ
り高精度に制御された蓄積時間を有するバイポーラトラ
ンジスタを実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は、調整された蓄積時間を
有するバイポーラトランジスタの集積構造体を製造する
ための半導体装置の製造方法に関するものである。
有するバイポーラトランジスタの集積構造体を製造する
ための半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタにおいて、蓄積
時間（storage time）はデバイスを飽和状態から作動状
態に移行させるのに必要な時間を規定するパラメータで
あり、バイアス条件及びトランジスタのベース領域及び
コレクタ領域中の少数キャリヤの寿命に依存する。
時間（storage time）はデバイスを飽和状態から作動状
態に移行させるのに必要な時間を規定するパラメータで
あり、バイアス条件及びトランジスタのベース領域及び
コレクタ領域中の少数キャリヤの寿命に依存する。
【０００３】例えばランプのバラスタ回路のような種々
の用途においては、高度に制御された蓄積時間を有し回
路の発振周波数及び負荷に供給される電力に悪影響を与
えない電力バイポーラトランジスタを用いる必要があ
る。このような用途において、技術者は、保証された蓄
積時間値及び規定された値の２０％以内の公差のトラン
ジスタを選択することができる。
の用途においては、高度に制御された蓄積時間を有し回
路の発振周波数及び負荷に供給される電力に悪影響を与
えない電力バイポーラトランジスタを用いる必要があ
る。このような用途において、技術者は、保証された蓄
積時間値及び規定された値の２０％以内の公差のトラン
ジスタを選択することができる。
【０００４】蓄積時間を高精度に規定する方法は、欧州
特許出願第９３８３０２６１．９号に記載されているよ
うな回路技術によりバイポーラトランジスタが深い飽和
状態に駆動されるのを回避することである。
特許出願第９３８３０２６１．９号に記載されているよ
うな回路技術によりバイポーラトランジスタが深い飽和
状態に駆動されるのを回避することである。
【０００５】別の方法は、少数キャリヤの寿命を制御す
る技術を利用することである。実際には、特定の用途に
応じて少数キャリヤの寿命を約３０μ秒から１０〜２０
μ秒に短くすることである。
る技術を利用することである。実際には、特定の用途に
応じて少数キャリヤの寿命を約３０μ秒から１０〜２０
μ秒に短くすることである。
【０００６】既知の少数キャリヤの寿命を制御する技術
では、デバイスに電子照射を行なっている。この場合、
格子中のシリコン原子はそれらの格子位置から変位し、
シリコンのバンドギャップ中に深いエネルギーレベルが
導入され、この深いエネルギーレベルにより少数キャリ
ヤの寿命が変化し、この結果少数キャリヤの寿命が制御
される。
では、デバイスに電子照射を行なっている。この場合、
格子中のシリコン原子はそれらの格子位置から変位し、
シリコンのバンドギャップ中に深いエネルギーレベルが
導入され、この深いエネルギーレベルにより少数キャリ
ヤの寿命が変化し、この結果少数キャリヤの寿命が制御
される。
【０００７】この技術には以下の欠点がある。第１に、
シリコン層の表面とシリコン酸化膜との間の界面に電子
−正孔対が生成し、デバイスとしての信頼性が低下して
しまう。第２に、シリコン原子がその格子位置から変位
することにより格子中に生ずる損傷が不安定になり、温
度又は時間に応じて変化することである。デバイスをパ
ッケージする工程中にデバイスは３００℃〜３５０℃の
温度で熱処理（“dieattach”）を受けるので、少数キ
ャリヤの寿命の制御が弱められてしまう。
シリコン層の表面とシリコン酸化膜との間の界面に電子
−正孔対が生成し、デバイスとしての信頼性が低下して
しまう。第２に、シリコン原子がその格子位置から変位
することにより格子中に生ずる損傷が不安定になり、温
度又は時間に応じて変化することである。デバイスをパ
ッケージする工程中にデバイスは３００℃〜３５０℃の
温度で熱処理（“dieattach”）を受けるので、少数キ
ャリヤの寿命の制御が弱められてしまう。
【０００８】別の既知の寿命制御技術として、プラチナ
原子を導入する方法がある。この方法による少数キャリ
ヤの寿命の制御は、デバイスが４００℃〜６００℃の範
囲の加熱処理を受けても影響を受けない利点がある。
原子を導入する方法がある。この方法による少数キャリ
ヤの寿命の制御は、デバイスが４００℃〜６００℃の範
囲の加熱処理を受けても影響を受けない利点がある。
【０００９】
【発明が解決しようとする課題】少数キャリヤの寿命τ
はシリコン中に導入されるプラチナ原子のドーズ量に関
係ι以下の式で与えられる。 （１／τ）−（１−τo ）＝Ｋpt×Ｄ ここで、τo はプラチナ原子が導入される前の少数キャ
リヤの寿命であり、Ｋ ptはプラチナについての定数であ
り、Ｄは導入されたプラチナ原子のドーズ量である。従
って、１０10〜１０11原子／ｃｍ2 の範囲にある極めて
小さいドース量のプラチナ原子を導入する必要がある。
この理由は、ドーズ量が１０12原子／ｃｍ2 程度の場
合、少数キャリヤの寿命はμ秒の値となり、ある用途に
対して小さ過ぎてしまう。このように低いドーズ量は既
知の実用化されているイオン注入装置を用いた場合統計
的に見て十分に再現することができない。種々の注入原
子間の分散は５０％以上になり、量産性の面から見て実
用的に不可能になってしまう。また、堆積技術によりプ
ラチナ原子を導入することは、このように低いドーズ量
に対しては不適当である。
はシリコン中に導入されるプラチナ原子のドーズ量に関
係ι以下の式で与えられる。 （１／τ）−（１−τo ）＝Ｋpt×Ｄ ここで、τo はプラチナ原子が導入される前の少数キャ
リヤの寿命であり、Ｋ ptはプラチナについての定数であ
り、Ｄは導入されたプラチナ原子のドーズ量である。従
って、１０10〜１０11原子／ｃｍ2 の範囲にある極めて
小さいドース量のプラチナ原子を導入する必要がある。
この理由は、ドーズ量が１０12原子／ｃｍ2 程度の場
合、少数キャリヤの寿命はμ秒の値となり、ある用途に
対して小さ過ぎてしまう。このように低いドーズ量は既
知の実用化されているイオン注入装置を用いた場合統計
的に見て十分に再現することができない。種々の注入原
子間の分散は５０％以上になり、量産性の面から見て実
用的に不可能になってしまう。また、堆積技術によりプ
ラチナ原子を導入することは、このように低いドーズ量
に対しては不適当である。
【００１０】
【課題を解決するための手段】従って、本発明の目的
は、上述した欠点を除去し、シリコンにプラチナ原子を
導入することによりバイポーラトランジスタの蓄積時間
を高精度に制御し得る半導体装置の製造方法を提供する
ことにある。
は、上述した欠点を除去し、シリコンにプラチナ原子を
導入することによりバイポーラトランジスタの蓄積時間
を高精度に制御し得る半導体装置の製造方法を提供する
ことにある。
【００１１】本発明による半導体装置の製造方法は、制
御された蓄積時間を有するバイポーラトランジスタの集
積化構造体を製造するに当たり、（ａ）シリコン材料層
の第１の表面に第１の表面積を占める少なくとも１個の
バイポーラトランジスタを形成する工程と、（ｂ）前記
シリコン材料層の第１の表面に絶縁性材料層を形成する
工程と、（ｃ）絶縁性材料層を選択的に除去して、前記
バイポーラトランジスタが占める第１の面積よりも小さ
い第２の面積を有する少なくとも１個の窓を形成する工
程と、（ｄ）前記窓を介して前記シリコン材料層に中間
ドーズ量のプラチナイオンを注入する工程と、（ｅ）注
入されたプラチナイオンを前記シリコン材料層中に拡散
させて前記バイポーラトランジスタを構成するシリコン
材料層中にプラチナイオンをほぼ均一に分布させ、この
拡散したプラチナイオンの濃度を、前記第１の面積にほ
ぼ等しい開口面積を有する窓を経て前記ドーズ量よりも
低い等価ドーズ量のプラチナイオンが注入された場合に
得られる濃度に等しくしたことを特徴とする。
御された蓄積時間を有するバイポーラトランジスタの集
積化構造体を製造するに当たり、（ａ）シリコン材料層
の第１の表面に第１の表面積を占める少なくとも１個の
バイポーラトランジスタを形成する工程と、（ｂ）前記
シリコン材料層の第１の表面に絶縁性材料層を形成する
工程と、（ｃ）絶縁性材料層を選択的に除去して、前記
バイポーラトランジスタが占める第１の面積よりも小さ
い第２の面積を有する少なくとも１個の窓を形成する工
程と、（ｄ）前記窓を介して前記シリコン材料層に中間
ドーズ量のプラチナイオンを注入する工程と、（ｅ）注
入されたプラチナイオンを前記シリコン材料層中に拡散
させて前記バイポーラトランジスタを構成するシリコン
材料層中にプラチナイオンをほぼ均一に分布させ、この
拡散したプラチナイオンの濃度を、前記第１の面積にほ
ぼ等しい開口面積を有する窓を経て前記ドーズ量よりも
低い等価ドーズ量のプラチナイオンが注入された場合に
得られる濃度に等しくしたことを特徴とする。
【００１２】本発明によれば、既存のイオン注入装置を
用いて容易に制御することができる注入ドーズ量でプラ
チナイオンを注入する。熱拡散の後、プラチナイオンは
デバイスの構成領域中で均一に拡散する。この際、イオ
ン注入される面積はデバイスの面積よりも一層小さいの
で、プラチナ濃度は、デバイスの全表面領域に対して一
層低い濃度でイオン注入した場合に得られる濃度に等し
い濃度になる。この結果、既存のイオン注入装置を用い
ても、製造されるバイポーラトランジスタの蓄積時間を
高精度に制御することができる。以下、図面に基いて本
発明を詳細に説明する。
用いて容易に制御することができる注入ドーズ量でプラ
チナイオンを注入する。熱拡散の後、プラチナイオンは
デバイスの構成領域中で均一に拡散する。この際、イオ
ン注入される面積はデバイスの面積よりも一層小さいの
で、プラチナ濃度は、デバイスの全表面領域に対して一
層低い濃度でイオン注入した場合に得られる濃度に等し
い濃度になる。この結果、既存のイオン注入装置を用い
ても、製造されるバイポーラトランジスタの蓄積時間を
高精度に制御することができる。以下、図面に基いて本
発明を詳細に説明する。
【００１３】
【実施例】本発明による半導体装置の製造方法では、Ｎ
+ 基板１を構成する高い不純物濃度のシリコンウェファ
を用意する。基板１上に低不純物濃度のＮ- 層２を例え
ばエピタキシャル成長させる。このＮ- 層２の抵抗値及
び厚さは、製造しようとするバイポーラトランジスタに
望まれる降伏電圧に基いて決定する。Ｎ- 層２はバイポ
ーラトランジスタのコレクタ領域を形成する。
+ 基板１を構成する高い不純物濃度のシリコンウェファ
を用意する。基板１上に低不純物濃度のＮ- 層２を例え
ばエピタキシャル成長させる。このＮ- 層２の抵抗値及
び厚さは、製造しようとするバイポーラトランジスタに
望まれる降伏電圧に基いて決定する。Ｎ- 層２はバイポ
ーラトランジスタのコレクタ領域を形成する。
【００１４】次に、例えばイオン注入及び拡散のような
既知の技術により、Ｎ- 層２にアクセプタ型の不純物を
選択的に導入してほぼ四角形の高不純物濃度のＰ+ 領域
３を形成する。これらＰ+ 領域３はバイポーラトランジ
スタのベース領域を構成する。図１に示すように、Ｐ+
領域３はウェファの表面上に２次元アレイを形成するよ
うに配置する。
既知の技術により、Ｎ- 層２にアクセプタ型の不純物を
選択的に導入してほぼ四角形の高不純物濃度のＰ+ 領域
３を形成する。これらＰ+ 領域３はバイポーラトランジ
スタのベース領域を構成する。図１に示すように、Ｐ+
領域３はウェファの表面上に２次元アレイを形成するよ
うに配置する。
【００１５】次に、Ｐ+ 領域３にドナー型の不純物を選
択的に導入してＮ+ 領域４を形成する。これらＮ+ 領域
４はバイポーラトランジスタのエミッタ領域を構成す
る。図１に示すように、Ｎ+ 領域４は例えば楔形状に形
成してエミッタ効率を高めることができる。
択的に導入してＮ+ 領域４を形成する。これらＮ+ 領域
４はバイポーラトランジスタのエミッタ領域を構成す
る。図１に示すように、Ｎ+ 領域４は例えば楔形状に形
成してエミッタ効率を高めることができる。
【００１６】次に、ウェファを酸化して酸化膜５を形成
し、この酸化膜５を選択的に除去して窓６を形成し、ウ
ェファの選択された領域を露出させる。図３に示すよう
に、窓６はＰ+ 領域３の側部に沿って形成され、従って
Ｐ+ 領域３は４個の窓６により包囲される。
し、この酸化膜５を選択的に除去して窓６を形成し、ウ
ェファの選択された領域を露出させる。図３に示すよう
に、窓６はＰ+ 領域３の側部に沿って形成され、従って
Ｐ+ 領域３は４個の窓６により包囲される。
【００１７】次に、ウェファの表面からプラチナイオン
を選択的にドーズ量Ｄ（原子／ｃｍ 2 ）で注入する。こ
の際、酸化膜５はマスクとして作用する。従って、窓６
に対応してＮ- 層２だけにプラチナイオンを注入するこ
とができる。次に、ウェファを８５０℃〜１０００℃に
加熱して注入されたプラチナイオンを拡散させる。この
加熱拡散処理により、プラチナイオンはシリコンウェフ
ァのバルク中に均一に分布する。
を選択的にドーズ量Ｄ（原子／ｃｍ 2 ）で注入する。こ
の際、酸化膜５はマスクとして作用する。従って、窓６
に対応してＮ- 層２だけにプラチナイオンを注入するこ
とができる。次に、ウェファを８５０℃〜１０００℃に
加熱して注入されたプラチナイオンを拡散させる。この
加熱拡散処理により、プラチナイオンはシリコンウェフ
ァのバルク中に均一に分布する。
【００１８】各窓６は表面積Ａpt／２を有する。窓６を
介して注入されたプラチナイオンはシリコン中に等方に
拡散するので、注入されたプラチナイオンは隣接する２
個のデバイスに均等に割当てられ、従って各窓６はデバ
イス当りプラチナイオンの注入領域に対してＡpt／４の
表面積が寄与することになる。各デバイスは４個の窓に
よって包囲されるので、デバイス当りのプラチナイオン
の注入表面積は全体としてＡptとなる。ウェファ表面上
で各デバイスが占める表面積をＡD とすれば、この表面
積ＡD はＰ+ ベース領域の表面積にほぼ対応するので、
拡散処理の後における各デバイスのプラチナ濃度は、等
価プラチナイオンドーズ量Ｄeqがデバイスの全表面ＡD
に注入された場合に得られる濃度に対応する。ここで、
等価ドーズ量は次式で与えられる。 Ｄeq＝Ｄ×Ａpt／ＡD
介して注入されたプラチナイオンはシリコン中に等方に
拡散するので、注入されたプラチナイオンは隣接する２
個のデバイスに均等に割当てられ、従って各窓６はデバ
イス当りプラチナイオンの注入領域に対してＡpt／４の
表面積が寄与することになる。各デバイスは４個の窓に
よって包囲されるので、デバイス当りのプラチナイオン
の注入表面積は全体としてＡptとなる。ウェファ表面上
で各デバイスが占める表面積をＡD とすれば、この表面
積ＡD はＰ+ ベース領域の表面積にほぼ対応するので、
拡散処理の後における各デバイスのプラチナ濃度は、等
価プラチナイオンドーズ量Ｄeqがデバイスの全表面ＡD
に注入された場合に得られる濃度に対応する。ここで、
等価ドーズ量は次式で与えられる。 Ｄeq＝Ｄ×Ａpt／ＡD
【００１９】窓６の表面積Ａpt／２を極めて小さくする
ことにより、表面積Ａptはデバイスの表面積ＡD よりも
一層小さくなり、たとえ有効注入ドーブ量Ｄが既存の注
入装置を用いることができる程高い値に維持されても注
入されたプラチナイオンの等価ドーズ量Ｄeqについて極
めて小さな値を得ることができる。例えば、デバイスの
表面積がＡD ＝１０ｍｍ2 で、Ａpt＝０．０１ｍｍ2 の
場合、Ａpt／ＡD ＝１／１０００となり、注入ドーズ量
がＤ＝１０13原子／ｃｍ2 の場合等価注入ドーズ量Ｄeq
＝１０10原子／ｃｍ2 が得られる。窓６の表面積を小さ
くし又は同一の窓表面積で装置の表面積を大きくする
と、より小さいプラチナイオンの等価注入ドーズ量が得
られる。従って、既存の注入装置を用いてもシリコンウ
ェファにプラチナイオンの制御された量を注入でき、再
現性に優れ、しかも少数キャリヤの寿命が１０〜２０秒
の所望の範囲にあり高精度に制御された蓄積時間を有す
るバイポーラトランジスタを実現することができる。
ことにより、表面積Ａptはデバイスの表面積ＡD よりも
一層小さくなり、たとえ有効注入ドーブ量Ｄが既存の注
入装置を用いることができる程高い値に維持されても注
入されたプラチナイオンの等価ドーズ量Ｄeqについて極
めて小さな値を得ることができる。例えば、デバイスの
表面積がＡD ＝１０ｍｍ2 で、Ａpt＝０．０１ｍｍ2 の
場合、Ａpt／ＡD ＝１／１０００となり、注入ドーズ量
がＤ＝１０13原子／ｃｍ2 の場合等価注入ドーズ量Ｄeq
＝１０10原子／ｃｍ2 が得られる。窓６の表面積を小さ
くし又は同一の窓表面積で装置の表面積を大きくする
と、より小さいプラチナイオンの等価注入ドーズ量が得
られる。従って、既存の注入装置を用いてもシリコンウ
ェファにプラチナイオンの制御された量を注入でき、再
現性に優れ、しかも少数キャリヤの寿命が１０〜２０秒
の所望の範囲にあり高精度に制御された蓄積時間を有す
るバイポーラトランジスタを実現することができる。
【００２０】注入されたプラチナイオンの拡散処理は、
製造プロセス中の他の全ての加熱工程が行なわれた後に
行なわれる。この加熱処理は、８５０〜１０００℃の温
度で数時間処理することによりウェファ全体に亘ってプ
ラチナイオンが均一に分散させることが実験的に確認さ
れている。電力デバイスの製造に用いられる拡散工程は
１１００〜１２００℃の温度で長時間（５〜１５時間）
必要なため、プラチナイオンの拡散処理により半導体領
域の接合深さは変化しない。
製造プロセス中の他の全ての加熱工程が行なわれた後に
行なわれる。この加熱処理は、８５０〜１０００℃の温
度で数時間処理することによりウェファ全体に亘ってプ
ラチナイオンが均一に分散させることが実験的に確認さ
れている。電力デバイスの製造に用いられる拡散工程は
１１００〜１２００℃の温度で長時間（５〜１５時間）
必要なため、プラチナイオンの拡散処理により半導体領
域の接合深さは変化しない。
【００２１】図５に示すように、プラチナを注入した
後、酸化膜５を選択的に除去してコンタクトホールを形
成し、金属層７をウェファ表面上に堆積させ、次に選択
的にエッチングしてデバイスＰ+ ベース領域３及びＮ+
エミッタ領域４のための電気接点を形成する。酸化膜５
はデバイスの側部に沿って除去して機械又はレーザによ
る切断処理を一層容易に行なえるようにする。
後、酸化膜５を選択的に除去してコンタクトホールを形
成し、金属層７をウェファ表面上に堆積させ、次に選択
的にエッチングしてデバイスＰ+ ベース領域３及びＮ+
エミッタ領域４のための電気接点を形成する。酸化膜５
はデバイスの側部に沿って除去して機械又はレーザによ
る切断処理を一層容易に行なえるようにする。
【００２２】本発明の第２の実施例においては、図６に
示すように、デバイスの表面積ＡDが１ｃｍ2 程度と大
きい場合、酸化膜５に形成する窓６はデバイスの側部で
はなくデバイス上に形成することができる。このように
デバイス上に窓６を形成することにより、プラチナ拡散
工程の温度及び／又は処理時間を増大させることなく注
入及び拡散処理の後にシリコンウェファ中にプラチナイ
オンを均一に分布させることができる。各デバイス上の
窓６の分布は変更することができ、プラチナイオンを注
入するために露出したデバイスの全表面積Ａptがデバイ
スが占める表面積ＡD よりも小さいことだけが必要であ
る。図示の実施例において、デバイス当り４個の窓が形
成され、各窓６はＡpt／４の表面積を有している。
示すように、デバイスの表面積ＡDが１ｃｍ2 程度と大
きい場合、酸化膜５に形成する窓６はデバイスの側部で
はなくデバイス上に形成することができる。このように
デバイス上に窓６を形成することにより、プラチナ拡散
工程の温度及び／又は処理時間を増大させることなく注
入及び拡散処理の後にシリコンウェファ中にプラチナイ
オンを均一に分布させることができる。各デバイス上の
窓６の分布は変更することができ、プラチナイオンを注
入するために露出したデバイスの全表面積Ａptがデバイ
スが占める表面積ＡD よりも小さいことだけが必要であ
る。図示の実施例において、デバイス当り４個の窓が形
成され、各窓６はＡpt／４の表面積を有している。
【００２３】本発明は上述した実施例だけに限定されず
種々の変形が可能である。例えば、上述した実施例では
制御された蓄積時間を有するＮＰＮバイポーラトランジ
スタの製造プロセスを例にして説明したが、ＰＮＰトラ
ンジスタの製造にも本発明を適用することができる。こ
の場合、Ｐ型半導体領域をＮ型の半導体領域に変更し、
Ｎ型の半導体領域をＰ型の半導体領域に変更すればよ
い。
種々の変形が可能である。例えば、上述した実施例では
制御された蓄積時間を有するＮＰＮバイポーラトランジ
スタの製造プロセスを例にして説明したが、ＰＮＰトラ
ンジスタの製造にも本発明を適用することができる。こ
の場合、Ｐ型半導体領域をＮ型の半導体領域に変更し、
Ｎ型の半導体領域をＰ型の半導体領域に変更すればよ
い。
【図１】本発明による製造方法の中間工程における半導
体ウェファの一部を示す平面図である。
体ウェファの一部を示す平面図である。
【図２】図１のII−II線断面図である。
【図３】別の中間工程における半導体ウェファの一部を
示す平面図である。
示す平面図である。
【図４】図３のIV−IV線断面図である。
【図５】第３の中間工程における図４と同様な断面図で
ある。
ある。
【図６】本発明による製造方法の別の実施例の中間工程
における図３と同様な平面図である。
における図３と同様な平面図である。
１ 基板 ２ Ｎ- 層 ３ Ｐ+ 領域 ４ Ｎ+ 領域 ５ 酸化膜 ６ 窓 ７ 金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェルッチオ フリシーナ イタリア国 カターニア 95030 エッセ アガタ リ バッティアーティ ヴィア トレ トーリ（番地なし)
Claims (6)
- 【請求項１】 制御された蓄積時間を有するバイポーラ
トランジスタの集積化構造体を製造するに当たり、 （ａ）シリコン材料層（１，２）の第１の表面に第１の
表面積（ＡD ）を占める少なくとも１個のバイポーラト
ランジスタを形成する工程と、 （ｂ）前記シリコン材料層の第１の表面に絶縁性材料層
（５）を形成する工程と、 （ｃ）絶縁性材料層（５）を選択的に除去して、前記バ
イポーラトランジスタが占める第１の面積（ＡD ）より
も小さい第２の面積を有する少なくとも１個の窓（６）
を形成する工程と、 （ｄ）前記窓（６）を介して前記シリコン材料層（１，
２）に中間ドーズ量（Ｄ）のプラチナイオンを注入する
工程と、 （ｅ）注入されたプラチナイオンを前記シリコン材料層
（１，２）中に拡散させて前記バイポーラトランジスタ
を構成するシリコン材料層中にプラチナイオンをほぼ均
一に分布させ、この拡散したプラチナイオンの濃度を、
前記第１の面積（ＡD ）にほぼ等しい開口面積を有する
窓を経て前記ドーズ量（Ｄ）よりも低い等価ドーズ量
（Ｄeq）のプラチナイオンが注入された場合に得られる
濃度に等しくしたことを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、前記プラチナイオンの中間ドーズ量（Ｄ）
を、工程（ｅ）が行なわれた後のバイポーラトランジス
タを構成する領域内部の所望のプラチナ濃度及び前記バ
イポーラトランジスタの第１の面積と少なくとも１個の
窓（６）が占める第２の面積（Ａpt）との間の比に基い
て定めることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、前記プラチナイオンの中間ドーズ量（Ｄ）及
び前記バイポーラトランジスタの面積（ＡD）と少なく
とも１個の窓（６）の面積（Ａpt）との間の比を、工程
（ｅ）の後に１０12〜１０13原子／ｃｍ3 の範囲の濃度
のプラチナイオンの均一分布が得られるようにしたこと
を特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
において、前記少なくとも１個のバイポーラトランジス
タを、各々第１の面積（ＡD ）を有する第１の数の均一
分布したバイポーラトランジスタとし、前記少なくとも
１個の窓（６）を、各々第２の面積（Ａpt／２，Ａpt／
４）を有する第２の数の均一分布した窓とし、第２の数
の窓（６）の全開口面積を、第１の数のバイポーラトラ
ンジスタの構成領域の全表面積よりも小さくしたことを
特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、前記各窓（６）を互いに隣接する２個のバイ
ポーラトランジスタ間に配置したことを特徴とする半導
体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、前記第２の数の窓（６）をバイポーラトラン
ジスタ上に均一に分布させたことを特徴とする半導体装
置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830150A EP0675527B1 (en) | 1994-03-30 | 1994-03-30 | Manufacturing process for obtaining bipolar transistors with controlled storage time |
| IT94830150:2 | 1994-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321122A true JPH07321122A (ja) | 1995-12-08 |
| JP2695131B2 JP2695131B2 (ja) | 1997-12-24 |
Family
ID=8218412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073083A Expired - Fee Related JP2695131B2 (ja) | 1994-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5624852A (ja) |
| EP (1) | EP0675527B1 (ja) |
| JP (1) | JP2695131B2 (ja) |
| DE (1) | DE69421606T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545341B2 (en) | 2000-03-27 | 2003-04-08 | Kabushiki Kaisha Toshiba | Power transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151069A (ja) * | 1982-03-03 | 1983-09-08 | Hitachi Ltd | 半導体装置 |
| JPH0422171A (ja) * | 1990-05-17 | 1992-01-27 | Sharp Corp | 半導体装置におけるライフタイムキラーの拡散方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3423647A (en) * | 1964-07-30 | 1969-01-21 | Nippon Electric Co | Semiconductor device having regions with preselected different minority carrier lifetimes |
| US3473976A (en) * | 1966-03-31 | 1969-10-21 | Ibm | Carrier lifetime killer doping process for semiconductor structures and the product formed thereby |
| US3640783A (en) * | 1969-08-11 | 1972-02-08 | Trw Semiconductors Inc | Semiconductor devices with diffused platinum |
| FR2128164B1 (ja) * | 1971-03-09 | 1973-11-30 | Commissariat Energie Atomique | |
| JPS6084881A (ja) * | 1983-10-17 | 1985-05-14 | Toshiba Corp | 大電力ｍｏｓ ｆｅｔとその製造方法 |
| US4925812A (en) * | 1989-09-21 | 1990-05-15 | International Rectifier Corporation | Platinum diffusion process |
| US5111267A (en) * | 1989-09-29 | 1992-05-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a multilayer electrode structure and method for fabricating the same |
| US5204273A (en) * | 1990-08-20 | 1993-04-20 | Siemens Aktiengesellschaft | Method for the manufacturing of a thyristor with defined lateral resistor |
| IT1244119B (it) * | 1990-11-29 | 1994-07-05 | Cons Ric Microelettronica | Processo di introduzione e diffusione di ioni di platino in una fetta di silicio |
| IT1245365B (it) * | 1991-03-28 | 1994-09-20 | Cons Ric Microelettronica | Struttura integrata di dispositivo bipolare di potenza ad elevata densita' di corrente e diodo veloce e relativo processo di fabbricazione |
-
1994
- 1994-03-30 EP EP94830150A patent/EP0675527B1/en not_active Expired - Lifetime
- 1994-03-30 DE DE69421606T patent/DE69421606T2/de not_active Expired - Fee Related
-
1995
- 1995-03-21 US US08/407,714 patent/US5624852A/en not_active Expired - Lifetime
- 1995-03-30 JP JP7073083A patent/JP2695131B2/ja not_active Expired - Fee Related
- 1995-06-05 US US08/462,975 patent/US5629555A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58151069A (ja) * | 1982-03-03 | 1983-09-08 | Hitachi Ltd | 半導体装置 |
| JPH0422171A (ja) * | 1990-05-17 | 1992-01-27 | Sharp Corp | 半導体装置におけるライフタイムキラーの拡散方法 |
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| US6545341B2 (en) | 2000-03-27 | 2003-04-08 | Kabushiki Kaisha Toshiba | Power transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0675527A1 (en) | 1995-10-04 |
| DE69421606T2 (de) | 2000-05-31 |
| EP0675527B1 (en) | 1999-11-10 |
| US5624852A (en) | 1997-04-29 |
| JP2695131B2 (ja) | 1997-12-24 |
| DE69421606D1 (de) | 1999-12-16 |
| US5629555A (en) | 1997-05-13 |
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