JPH0730408A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 5
- 239000000284 extract Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- REQCZEXYDRLIBE-UHFFFAOYSA-N procainamide Chemical compound CCN(CC)CCNC(=O)C1=CC=C(N)C=C1 REQCZEXYDRLIBE-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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Abstract
(57)【要約】
【目的】この発明は、消費電流を低減できる半導体集積
回路を提供することを目的とする。 【構成】ＰＬＤに、出力信号をＡＮＤアレイにフィード
バックして用いるか否かに応じてセンスアンプ回路ＳＡ
の動作を制御するフィードバック制御回路２６を設けて
いる。このフィードバック制御回路２６は、出力信号を
ＡＮＤアレイにフィードバックして用いる時には、出力
信号の変化を検知するＩＴＤ回路１７から出力されるパ
ルス信号Ｂをセンスアンプ回路ＳＡに供給してイネーブ
ル状態にし、フィードバックしない時にはパルス信号Ｂ
のセンスアンプ回路ＳＡへの供給を阻止してディセーブ
ル状態にすることにより、センスアンプ回路ＳＡのイネ
ーブル期間を短くして、無駄な消費電流を削減すること
を特徴としている。
回路を提供することを目的とする。 【構成】ＰＬＤに、出力信号をＡＮＤアレイにフィード
バックして用いるか否かに応じてセンスアンプ回路ＳＡ
の動作を制御するフィードバック制御回路２６を設けて
いる。このフィードバック制御回路２６は、出力信号を
ＡＮＤアレイにフィードバックして用いる時には、出力
信号の変化を検知するＩＴＤ回路１７から出力されるパ
ルス信号Ｂをセンスアンプ回路ＳＡに供給してイネーブ
ル状態にし、フィードバックしない時にはパルス信号Ｂ
のセンスアンプ回路ＳＡへの供給を阻止してディセーブ
ル状態にすることにより、センスアンプ回路ＳＡのイネ
ーブル期間を短くして、無駄な消費電流を削減すること
を特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特にＰＬＤ（Programmable Logic Device ）に関す
る。
し、特にＰＬＤ（Programmable Logic Device ）に関す
る。
【０００２】
【従来の技術】ＰＬＤは、ロジック回路がＡＮＤ−ＯＲ
の積和論理で構成できることを利用した論理ＬＳＩであ
り、プログラム可能な積項線と和項線を持っており、ユ
ーザーがプログラムすることにより、任意の論理回路を
チップ内部に構成することが可能なデバイスである。す
なわち、入力ピンから供給された入力信号に対し、任意
の論理出力を出力ピンから得ることが可能であり、必要
に応じて、その論理出力をフィードバックして積項線の
入力信号として使用することもできる。また、ＰＬＤで
は、任意の論理回路を構成するために、ＥＰＲＯＭやＥ
2 ＰＲＯＭ等の記憶素子を使用しており、これらの記憶
素子の出力を増幅するためのセンスアンプ回路が内蔵さ
れている。そして、上記センスアンプ回路の低消費電力
化のために、一定幅のパルス信号が出力されている期間
のみセンスアンプ回路をイネーブル状態にするための措
置が施されている。
の積和論理で構成できることを利用した論理ＬＳＩであ
り、プログラム可能な積項線と和項線を持っており、ユ
ーザーがプログラムすることにより、任意の論理回路を
チップ内部に構成することが可能なデバイスである。す
なわち、入力ピンから供給された入力信号に対し、任意
の論理出力を出力ピンから得ることが可能であり、必要
に応じて、その論理出力をフィードバックして積項線の
入力信号として使用することもできる。また、ＰＬＤで
は、任意の論理回路を構成するために、ＥＰＲＯＭやＥ
2 ＰＲＯＭ等の記憶素子を使用しており、これらの記憶
素子の出力を増幅するためのセンスアンプ回路が内蔵さ
れている。そして、上記センスアンプ回路の低消費電力
化のために、一定幅のパルス信号が出力されている期間
のみセンスアンプ回路をイネーブル状態にするための措
置が施されている。
【０００３】図６は、上述したＰＬＤの基本的なシステ
ム構成を示すブロック図である。入力ピンから供給され
た入力信号は、プログラム可能なＡＮＤアレイ１１とＩ
ＴＤ（Input Transition Detector ）回路１２に入力さ
れ、前者の出力はセンスアンプ回路１３で感知増幅され
てＯＲアレイ１４の入力端に、後者の出力はＮＡＮＤ回
路１６の一方の入力端にそれぞれ供給される。上記ＩＴ
Ｄ回路１２は、入力ピンから供給された入力信号の変化
を検知して一定幅のパルス信号Ａを生成する。上記ＯＲ
アレイ１４の出力は、センスアンプ回路１５で感知増幅
され、出力ピンまたは入出力ピンから出力される。
ム構成を示すブロック図である。入力ピンから供給され
た入力信号は、プログラム可能なＡＮＤアレイ１１とＩ
ＴＤ（Input Transition Detector ）回路１２に入力さ
れ、前者の出力はセンスアンプ回路１３で感知増幅され
てＯＲアレイ１４の入力端に、後者の出力はＮＡＮＤ回
路１６の一方の入力端にそれぞれ供給される。上記ＩＴ
Ｄ回路１２は、入力ピンから供給された入力信号の変化
を検知して一定幅のパルス信号Ａを生成する。上記ＯＲ
アレイ１４の出力は、センスアンプ回路１５で感知増幅
され、出力ピンまたは入出力ピンから出力される。
【０００４】このセンスアンプ回路１５の出力は、ＡＮ
Ｄアレイ１１にフィードバックして入力信号としても使
用できるような構造になっており、これによってフィー
ドバック信号が必要な順序回路等の構成も可能となって
いる。また、上記センスアンプ回路１５の出力信号はＩ
ＴＤ回路１７に供給され、このＩＴＤ回路１７により出
力信号の変化が検知されると、一定幅のパルス信号Ｂが
生成されて上記ＮＡＮＤ回路１６の他方の入力端に供給
される。上記ＩＴＤ回路１７は、出力信号をプログラム
可能なＡＮＤアレイ１１（積項線）に入力信号としてフ
ィードバックする際に、出力信号の変化を検知するため
のものである。上記ＮＡＮＤ回路１６から出力される制
御信号Ｅに応答して、上記センスアンプ回路１３，１５
がイネーブル状態となる。そして、出力ピンまたは入出
力ピンから積項線と和項線のプログラムに応じた所望の
論理信号を出力するようになっている。
Ｄアレイ１１にフィードバックして入力信号としても使
用できるような構造になっており、これによってフィー
ドバック信号が必要な順序回路等の構成も可能となって
いる。また、上記センスアンプ回路１５の出力信号はＩ
ＴＤ回路１７に供給され、このＩＴＤ回路１７により出
力信号の変化が検知されると、一定幅のパルス信号Ｂが
生成されて上記ＮＡＮＤ回路１６の他方の入力端に供給
される。上記ＩＴＤ回路１７は、出力信号をプログラム
可能なＡＮＤアレイ１１（積項線）に入力信号としてフ
ィードバックする際に、出力信号の変化を検知するため
のものである。上記ＮＡＮＤ回路１６から出力される制
御信号Ｅに応答して、上記センスアンプ回路１３，１５
がイネーブル状態となる。そして、出力ピンまたは入出
力ピンから積項線と和項線のプログラムに応じた所望の
論理信号を出力するようになっている。
【０００５】図７は、上記図６におけるＩＴＤ回路１
２，１７とその周辺回路を抽出して示している。図８
は、この図７に示した回路における各信号のタイミング
チャートである。また、図９は図６及び図７に示した回
路におけるＩＴＤ回路１２，１７の構成例を示し、図１
０は上記図９の回路の入力信号と出力信号の関係を示し
ている。
２，１７とその周辺回路を抽出して示している。図８
は、この図７に示した回路における各信号のタイミング
チャートである。また、図９は図６及び図７に示した回
路におけるＩＴＤ回路１２，１７の構成例を示し、図１
０は上記図９の回路の入力信号と出力信号の関係を示し
ている。
【０００６】図７に示す如く、入力ピンから供給された
入力信号は、バッファ１８を介してＩＴＤ回路１２に供
給される。一方、バッファ１９から入出力ピンを介して
出力される出力信号は、バッファ２０を介してＩＴＤ回
路１７に供給される。ＩＴＤ回路１２は入力信号の変化
を検知してパルス信号Ａを生成し、ＩＴＤ回路１７は出
力信号の変化を検知してパルス信号Ｂを生成する。これ
らパルス信号Ａ，ＢはそれぞれＮＡＮＤ回路１６に供給
される。このＮＡＮＤ回路１６の出力は、制御信号Ｅと
してセンスアンプ回路ＳＡ（図６のセンスアンプ回路１
３，１５に対応する）の動作を制御する制御入力端に供
給される。なお、上記バッファ１９は、ＯＥ（Output E
nable ）信号により動作が制御され、入出力ピンはこの
バッファ１９がイネーブル状態のとき信号出力、ディセ
ーブル状態のときには信号入力に用いられる。
入力信号は、バッファ１８を介してＩＴＤ回路１２に供
給される。一方、バッファ１９から入出力ピンを介して
出力される出力信号は、バッファ２０を介してＩＴＤ回
路１７に供給される。ＩＴＤ回路１２は入力信号の変化
を検知してパルス信号Ａを生成し、ＩＴＤ回路１７は出
力信号の変化を検知してパルス信号Ｂを生成する。これ
らパルス信号Ａ，ＢはそれぞれＮＡＮＤ回路１６に供給
される。このＮＡＮＤ回路１６の出力は、制御信号Ｅと
してセンスアンプ回路ＳＡ（図６のセンスアンプ回路１
３，１５に対応する）の動作を制御する制御入力端に供
給される。なお、上記バッファ１９は、ＯＥ（Output E
nable ）信号により動作が制御され、入出力ピンはこの
バッファ１９がイネーブル状態のとき信号出力、ディセ
ーブル状態のときには信号入力に用いられる。
【０００７】ＩＴＤ回路１２，１７はそれぞれ、図９に
示すように排他的ＮＯＲ回路２１及び遅延回路として働
く複数のインバータ２２，２３，２４から構成されてお
り、図１０に示すように入力信号ＩＮが変化すると上記
インバータ２２，２３，２４の各遅延時間Δｔ１，Δｔ
２，Δｔ３の和ΔＴに対応した幅のパルス信号ＯＵＴ
（パルス信号ＡまたはＢ）を出力する。
示すように排他的ＮＯＲ回路２１及び遅延回路として働
く複数のインバータ２２，２３，２４から構成されてお
り、図１０に示すように入力信号ＩＮが変化すると上記
インバータ２２，２３，２４の各遅延時間Δｔ１，Δｔ
２，Δｔ３の和ΔＴに対応した幅のパルス信号ＯＵＴ
（パルス信号ＡまたはＢ）を出力する。
【０００８】上記のような構成において、図８に示すよ
うに入力信号が変化して入力ピンの電位が“Ｌ”レベル
から“Ｈ”レベルに立ち上がると、ＩＴＤ回路１２はΔ
Ｔの期間だけ“Ｌ”レベルとなるパルス信号Ａを出力す
る。上記入力信号の供給によってＡＮＤ−ＯＲの論理演
算が行われ、演算結果がバッファ１９を介して入出力ピ
ンから出力されると、ＩＴＤ回路１７によって出力信号
の変化が検知され、同じくΔＴの期間“Ｌ”レベルとな
るパルス信号Ｂが出力される。よって、ＮＡＮＤ回路１
６から出力される制御信号Ｅは、パルス信号Ａが“Ｌ”
レベルに低下してからパルス信号Ｂが“Ｈ”レベルに立
ち上がるまでの期間“Ｈ”レベルとなり、この期間セン
スアンプ回路ＳＡ（１３，１５）がイネーブル状態とな
る。すなわち、両ＩＴＤ回路１２，１７の少なくとも一
方から出力されるパルス信号が“Ｌ”レベルの期間はＮ
ＡＮＤ回路１６の制御信号Ｅが“Ｈ”レベルとなり、セ
ンスアンプ回路ＳＡがイネーブル状態になる。一方、セ
ンスアンプ回路ＳＡは、制御信号Ｅが“Ｌ”レベルの期
間は前のサイクルの出力データを保持しており、この期
間は消費電流が小さくなっている。従って、ＩＴＤ回路
１２，１７によって、センスアンプ回路ＳＡ（１３，１
５）を増幅動作が必要なときにイネーブル状態、不要な
ときにはディセーブル状態に切換えることができるの
で、消費電流を低減できる。
うに入力信号が変化して入力ピンの電位が“Ｌ”レベル
から“Ｈ”レベルに立ち上がると、ＩＴＤ回路１２はΔ
Ｔの期間だけ“Ｌ”レベルとなるパルス信号Ａを出力す
る。上記入力信号の供給によってＡＮＤ−ＯＲの論理演
算が行われ、演算結果がバッファ１９を介して入出力ピ
ンから出力されると、ＩＴＤ回路１７によって出力信号
の変化が検知され、同じくΔＴの期間“Ｌ”レベルとな
るパルス信号Ｂが出力される。よって、ＮＡＮＤ回路１
６から出力される制御信号Ｅは、パルス信号Ａが“Ｌ”
レベルに低下してからパルス信号Ｂが“Ｈ”レベルに立
ち上がるまでの期間“Ｈ”レベルとなり、この期間セン
スアンプ回路ＳＡ（１３，１５）がイネーブル状態とな
る。すなわち、両ＩＴＤ回路１２，１７の少なくとも一
方から出力されるパルス信号が“Ｌ”レベルの期間はＮ
ＡＮＤ回路１６の制御信号Ｅが“Ｈ”レベルとなり、セ
ンスアンプ回路ＳＡがイネーブル状態になる。一方、セ
ンスアンプ回路ＳＡは、制御信号Ｅが“Ｌ”レベルの期
間は前のサイクルの出力データを保持しており、この期
間は消費電流が小さくなっている。従って、ＩＴＤ回路
１２，１７によって、センスアンプ回路ＳＡ（１３，１
５）を増幅動作が必要なときにイネーブル状態、不要な
ときにはディセーブル状態に切換えることができるの
で、消費電流を低減できる。
【０００９】しかしながら、上記のような構成では、セ
ンスアンプ回路１５の出力信号をＡＮＤアレイにフィー
ドバックして使用しない場合にも、出力ピンあるいは入
出力ピンから出力される信号の変化を検知してパルス信
号Ｂが発生するため、イネーブル状態にする必要がない
にも拘らずセンスアンプ回路１３，１５がイネーブル状
態となり、無駄な電流を消費する欠点がある。
ンスアンプ回路１５の出力信号をＡＮＤアレイにフィー
ドバックして使用しない場合にも、出力ピンあるいは入
出力ピンから出力される信号の変化を検知してパルス信
号Ｂが発生するため、イネーブル状態にする必要がない
にも拘らずセンスアンプ回路１３，１５がイネーブル状
態となり、無駄な電流を消費する欠点がある。
【００１０】
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路は、出力ピンまたは入出力ピンから出
力される信号の変化を検知して回路のイネーブル状態と
ディセーブル状態とを切換えるため、必要がない場合に
も回路がイネーブル状態となり、無駄な電流を消費する
という問題があった。この発明は上記のような事情に鑑
みてなされたもので、その目的とするところは、消費電
流を低減できる半導体集積回路を提供することにある。
の半導体集積回路は、出力ピンまたは入出力ピンから出
力される信号の変化を検知して回路のイネーブル状態と
ディセーブル状態とを切換えるため、必要がない場合に
も回路がイネーブル状態となり、無駄な電流を消費する
という問題があった。この発明は上記のような事情に鑑
みてなされたもので、その目的とするところは、消費電
流を低減できる半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】すなわち、請求項１に示
すこの発明の半導体集積回路は、出力ピンまたは入出力
ピンから出力される信号の変化を検知してパルス信号を
出力する第１の回路と、このパルス信号に応答してイネ
ーブル状態となる第２の回路と、上記第１の回路から出
力されるパルス信号を上記第２の回路に伝達するか否か
を制御する第３の回路とを具備することを特徴とする。
すこの発明の半導体集積回路は、出力ピンまたは入出力
ピンから出力される信号の変化を検知してパルス信号を
出力する第１の回路と、このパルス信号に応答してイネ
ーブル状態となる第２の回路と、上記第１の回路から出
力されるパルス信号を上記第２の回路に伝達するか否か
を制御する第３の回路とを具備することを特徴とする。
【００１２】請求項２の半導体集積回路は、出力ピンま
たは入出力ピンから出力される信号の変化と制御信号と
に基づいてパルス信号を出力する第１の回路と、このパ
ルス信号に応答してイネーブル状態となる第２の回路
と、上記制御信号を出力して上記第１の回路からパルス
信号を出力するか否かを制御する第３の回路とを具備す
ることを特徴とする。
たは入出力ピンから出力される信号の変化と制御信号と
に基づいてパルス信号を出力する第１の回路と、このパ
ルス信号に応答してイネーブル状態となる第２の回路
と、上記制御信号を出力して上記第１の回路からパルス
信号を出力するか否かを制御する第３の回路とを具備す
ることを特徴とする。
【００１３】また、請求項５に示すこの発明の半導体集
積回路は、プログラム可能な積項線を有し、入力信号が
供給されるＡＮＤアレイと、上記入力信号が供給され、
この入力信号の変化を検知して第１のパルス信号を出力
する第１のＩＴＤ回路と、上記ＡＮＤアレイの出力信号
を増幅する第１のセンスアンプ回路と、プログラム可能
な和項線を有し、上記第１のセンスアンプ回路の出力信
号が供給されるＯＲアレイと、上記ＯＲアレイの出力信
号を増幅して出力する第２のセンスアンプ回路と、この
第２のセンスアンプ回路の出力を上記ＡＮＤアレイにフ
ィードバックするフィードバック手段と、上記第２のセ
ンスアンプ回路の出力信号の変化を検知して第２のパル
ス信号を出力する第２のＩＴＤ回路と、上記フィードバ
ック手段によって上記第２のセンスアンプ回路の出力が
上記ＡＮＤアレイにフィードバックされるか否かに応じ
た制御信号を出力するフィードバック制御回路と、この
フィードバック制御回路から出力される制御信号に基づ
いて、上記第２のセンスアンプ回路の出力が上記ＡＮＤ
アレイにフィードバックされる時に、上記第１及び第２
のＩＴＤ回路から第１及び第２のパルス信号が出力され
ている期間に上記第１及び第２のセンスアンプ回路をイ
ネーブル状態に設定し、上記第２のセンスアンプ回路の
出力が上記ＡＮＤアレイにフィードバックされない時
に、上記第１のパルス信号が出力されている期間に上記
第１及び第２のセンスアンプ回路をイネーブル状態に設
定する論理手段とを具備することを特徴とする。
積回路は、プログラム可能な積項線を有し、入力信号が
供給されるＡＮＤアレイと、上記入力信号が供給され、
この入力信号の変化を検知して第１のパルス信号を出力
する第１のＩＴＤ回路と、上記ＡＮＤアレイの出力信号
を増幅する第１のセンスアンプ回路と、プログラム可能
な和項線を有し、上記第１のセンスアンプ回路の出力信
号が供給されるＯＲアレイと、上記ＯＲアレイの出力信
号を増幅して出力する第２のセンスアンプ回路と、この
第２のセンスアンプ回路の出力を上記ＡＮＤアレイにフ
ィードバックするフィードバック手段と、上記第２のセ
ンスアンプ回路の出力信号の変化を検知して第２のパル
ス信号を出力する第２のＩＴＤ回路と、上記フィードバ
ック手段によって上記第２のセンスアンプ回路の出力が
上記ＡＮＤアレイにフィードバックされるか否かに応じ
た制御信号を出力するフィードバック制御回路と、この
フィードバック制御回路から出力される制御信号に基づ
いて、上記第２のセンスアンプ回路の出力が上記ＡＮＤ
アレイにフィードバックされる時に、上記第１及び第２
のＩＴＤ回路から第１及び第２のパルス信号が出力され
ている期間に上記第１及び第２のセンスアンプ回路をイ
ネーブル状態に設定し、上記第２のセンスアンプ回路の
出力が上記ＡＮＤアレイにフィードバックされない時
に、上記第１のパルス信号が出力されている期間に上記
第１及び第２のセンスアンプ回路をイネーブル状態に設
定する論理手段とを具備することを特徴とする。
【００１４】請求項６の半導体集積回路は、プログラム
可能な積項線を有し、入力信号が供給されるＡＮＤアレ
イと、上記入力信号が供給され、この入力信号の変化を
検知して第１のパルス信号を出力する第１のＩＴＤ回路
と、上記ＡＮＤアレイの出力信号を増幅するセンスアン
プ回路と、このセンスアンプ回路の出力信号が供給され
るＯＲ回路と、このＯＲ回路の出力を上記ＡＮＤアレイ
にフィードバックするフィードバック手段と、上記ＯＲ
回路の出力信号の変化を検知して第２のパルス信号を出
力する第２のＩＴＤ回路と、上記フィードバック手段に
よって上記ＯＲ回路の出力が上記ＡＮＤアレイにフィー
ドバックされるか否かに応じた制御信号を出力するフィ
ードバック制御回路と、このフィードバック制御回路か
ら出力される制御信号に基づいて、上記ＯＲ回路の出力
が上記ＡＮＤアレイにフィードバックされる時に、上記
第１及び第２のＩＴＤ回路から第１及び第２のパルス信
号が出力されている期間に上記センスアンプ回路をイネ
ーブル状態に設定し、上記ＯＲ回路の出力が上記ＡＮＤ
アレイにフィードバックされない時に、上記第１のパル
ス信号が出力されている期間に上記センスアンプ回路を
イネーブル状態に設定する論理手段とを具備することを
特徴とする。
可能な積項線を有し、入力信号が供給されるＡＮＤアレ
イと、上記入力信号が供給され、この入力信号の変化を
検知して第１のパルス信号を出力する第１のＩＴＤ回路
と、上記ＡＮＤアレイの出力信号を増幅するセンスアン
プ回路と、このセンスアンプ回路の出力信号が供給され
るＯＲ回路と、このＯＲ回路の出力を上記ＡＮＤアレイ
にフィードバックするフィードバック手段と、上記ＯＲ
回路の出力信号の変化を検知して第２のパルス信号を出
力する第２のＩＴＤ回路と、上記フィードバック手段に
よって上記ＯＲ回路の出力が上記ＡＮＤアレイにフィー
ドバックされるか否かに応じた制御信号を出力するフィ
ードバック制御回路と、このフィードバック制御回路か
ら出力される制御信号に基づいて、上記ＯＲ回路の出力
が上記ＡＮＤアレイにフィードバックされる時に、上記
第１及び第２のＩＴＤ回路から第１及び第２のパルス信
号が出力されている期間に上記センスアンプ回路をイネ
ーブル状態に設定し、上記ＯＲ回路の出力が上記ＡＮＤ
アレイにフィードバックされない時に、上記第１のパル
ス信号が出力されている期間に上記センスアンプ回路を
イネーブル状態に設定する論理手段とを具備することを
特徴とする。
【００１５】
【作用】請求項１及び２のような構成によれば、第３の
回路から出力される制御信号による制御に基づいて、第
１の回路から出力されるパルス信号を選択的に無効にで
きるので、不要な時には第２の回路をディセーブル状態
にすることにより消費電流を低減できる。
回路から出力される制御信号による制御に基づいて、第
１の回路から出力されるパルス信号を選択的に無効にで
きるので、不要な時には第２の回路をディセーブル状態
にすることにより消費電流を低減できる。
【００１６】請求項５の構成では、フィードバック制御
回路から出力される制御信号に基づいて、第２のセンス
アンプ回路の出力がＡＮＤアレイにフィードバックされ
ない時には、論理手段で第２のＩＴＤ回路の出力を無効
にするので、第１，第２のセンスアンプ回路をイネーブ
ル状態にする期間を短くして、無駄な消費電流を低減で
きる。
回路から出力される制御信号に基づいて、第２のセンス
アンプ回路の出力がＡＮＤアレイにフィードバックされ
ない時には、論理手段で第２のＩＴＤ回路の出力を無効
にするので、第１，第２のセンスアンプ回路をイネーブ
ル状態にする期間を短くして、無駄な消費電流を低減で
きる。
【００１７】また、請求項６の構成では、フィードバッ
ク制御回路から出力される制御信号に基づいて、ＯＲ回
路の出力がＡＮＤアレイにフィードバックされない時に
は、論理手段で第２のＩＴＤ回路の出力を無効にするの
で、センスアンプ回路をイネーブル状態にする期間を短
くして、無駄な消費電流を低減できる。
ク制御回路から出力される制御信号に基づいて、ＯＲ回
路の出力がＡＮＤアレイにフィードバックされない時に
は、論理手段で第２のＩＴＤ回路の出力を無効にするの
で、センスアンプ回路をイネーブル状態にする期間を短
くして、無駄な消費電流を低減できる。
【００１８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の第１の実施例に係
る半導体集積回路について説明するためのもので、ＩＴ
Ｄ回路１２，１７とその周辺回路を抽出して示してい
る。この図１は上記図７に示した回路に対応するもので
あり、ＰＬＤの基本的なシステム構成は上記図６と同様
である。図２は上記図１に示した回路における各信号の
タイミングチャート、図３は上記図１に示したフィード
バック制御回路の構成例を示す回路図である。
照して説明する。図１は、この発明の第１の実施例に係
る半導体集積回路について説明するためのもので、ＩＴ
Ｄ回路１２，１７とその周辺回路を抽出して示してい
る。この図１は上記図７に示した回路に対応するもので
あり、ＰＬＤの基本的なシステム構成は上記図６と同様
である。図２は上記図１に示した回路における各信号の
タイミングチャート、図３は上記図１に示したフィード
バック制御回路の構成例を示す回路図である。
【００１９】図１に示すように、入力ピンから供給され
た入力信号はバッファ１８を介してＩＴＤ回路１２に供
給され、バッファ１９から入出力ピンを介して出力され
る出力信号（入出力ピンが信号入力用に用いられる場合
は入力信号）はバッファ２０を介してＩＴＤ回路１７に
供給される。ＩＴＤ回路１２は、入力信号の変化を検知
して一定期間“Ｌ”レベルとなるパルス信号Ａを生成
し、ＩＴＤ回路１７は出力信号（または入力信号）の変
化を検知して一定期間“Ｌ”レベルとなるパルス信号Ｂ
を生成するように構成されている。上記パルス信号Ａは
ＮＡＮＤ回路１６の一方の入力端に、上記パルス信号Ｂ
はＯＲ回路２５の一方の入力端にそれぞれ供給される。
このＯＲ回路２５の他方の入力端にはフィードバック制
御回路２６の出力信号Ｃが供給され、その出力信号Ｄが
上記ＮＡＮＤ回路１６の他方の入力端に供給される。上
記フィードバック制御回路２６は、記憶素子、例えばＥ
2 ＰＲＯＭを備え、このＥ2 ＰＲＯＭに予め記憶したデ
ータに応じて“Ｈ”レベルまたは“Ｌ”レベルの信号Ｃ
を出力する。この信号Ｃは、出力信号がプログラム可能
な積項線に入力信号としてフィードバックされない場合
は“Ｈ”レベル、フィードバックされる場合は“Ｌ”レ
ベルとなるようにＥ2 ＰＲＯＭの記憶データが決定され
る。そして、ＮＡＮＤ回路１６から出力される制御信号
Ｅがセンスアンプ回路ＳＡ（図６のセンスアンプ回路１
３，１５に対応する）の制御入力端に供給され、イネー
ブル状態とディセーブル状態とが切換え制御される。こ
のセンスアンプ回路ＳＡは、ＮＡＮＤ回路１６から出力
される制御信号Ｅが“Ｈ”レベルの時にはイネーブル状
態、“Ｌ”レベルの時にはディセーブル状態（データ保
持状態）になる。なお、上記バッファ１９は、ＯＥ信号
により動作が制御され、入出力ピンはこのバッファ１９
がイネーブル状態のとき出力ピン、ディセーブル状態の
ときには入力ピンとして働く。
た入力信号はバッファ１８を介してＩＴＤ回路１２に供
給され、バッファ１９から入出力ピンを介して出力され
る出力信号（入出力ピンが信号入力用に用いられる場合
は入力信号）はバッファ２０を介してＩＴＤ回路１７に
供給される。ＩＴＤ回路１２は、入力信号の変化を検知
して一定期間“Ｌ”レベルとなるパルス信号Ａを生成
し、ＩＴＤ回路１７は出力信号（または入力信号）の変
化を検知して一定期間“Ｌ”レベルとなるパルス信号Ｂ
を生成するように構成されている。上記パルス信号Ａは
ＮＡＮＤ回路１６の一方の入力端に、上記パルス信号Ｂ
はＯＲ回路２５の一方の入力端にそれぞれ供給される。
このＯＲ回路２５の他方の入力端にはフィードバック制
御回路２６の出力信号Ｃが供給され、その出力信号Ｄが
上記ＮＡＮＤ回路１６の他方の入力端に供給される。上
記フィードバック制御回路２６は、記憶素子、例えばＥ
2 ＰＲＯＭを備え、このＥ2 ＰＲＯＭに予め記憶したデ
ータに応じて“Ｈ”レベルまたは“Ｌ”レベルの信号Ｃ
を出力する。この信号Ｃは、出力信号がプログラム可能
な積項線に入力信号としてフィードバックされない場合
は“Ｈ”レベル、フィードバックされる場合は“Ｌ”レ
ベルとなるようにＥ2 ＰＲＯＭの記憶データが決定され
る。そして、ＮＡＮＤ回路１６から出力される制御信号
Ｅがセンスアンプ回路ＳＡ（図６のセンスアンプ回路１
３，１５に対応する）の制御入力端に供給され、イネー
ブル状態とディセーブル状態とが切換え制御される。こ
のセンスアンプ回路ＳＡは、ＮＡＮＤ回路１６から出力
される制御信号Ｅが“Ｈ”レベルの時にはイネーブル状
態、“Ｌ”レベルの時にはディセーブル状態（データ保
持状態）になる。なお、上記バッファ１９は、ＯＥ信号
により動作が制御され、入出力ピンはこのバッファ１９
がイネーブル状態のとき出力ピン、ディセーブル状態の
ときには入力ピンとして働く。
【００２０】上記フィードバック制御回路２６は、例え
ば図３に示すように、読み出し用セレクトゲートＮ１、
データ記憶用のセルトランジスタＮ２、書き込み用セレ
クトゲートＮ３、プルアップ用トランジスタＰ１及びイ
ンバータ２７から構成されている。上記セレクトゲート
Ｎ１、セルトランジスタＮ２及びセレクトゲートＮ３
は、上記インバータ２７の入力端と接地点間に直列接続
される。上記セレクトゲートＮ１のゲートには読み出し
用の信号ＲＧ、上記トランジスタＮ２のコントロールゲ
ートには信号ＣＧ、上記セレクトゲートＮ３のゲートに
は書き込み用の信号ＷＧがそれぞれ供給される。これら
セレクトゲートＮ１、セルトランジスタＮ２及びセレク
トゲートＮ３は、いわゆる３トランジスタ型のＥ2 ＰＲ
ＯＭセルを構成している。また、上記トランジスタＰ１
のドレイン，ソースは、上記インバータ２７の入力端と
電源Ｖcc間に接続され、そのゲートはインバータ２７の
出力端に接続される。そして、このインバータ２７の出
力信号Ｃを図１に示したＯＲ回路２５に供給するように
なっている。
ば図３に示すように、読み出し用セレクトゲートＮ１、
データ記憶用のセルトランジスタＮ２、書き込み用セレ
クトゲートＮ３、プルアップ用トランジスタＰ１及びイ
ンバータ２７から構成されている。上記セレクトゲート
Ｎ１、セルトランジスタＮ２及びセレクトゲートＮ３
は、上記インバータ２７の入力端と接地点間に直列接続
される。上記セレクトゲートＮ１のゲートには読み出し
用の信号ＲＧ、上記トランジスタＮ２のコントロールゲ
ートには信号ＣＧ、上記セレクトゲートＮ３のゲートに
は書き込み用の信号ＷＧがそれぞれ供給される。これら
セレクトゲートＮ１、セルトランジスタＮ２及びセレク
トゲートＮ３は、いわゆる３トランジスタ型のＥ2 ＰＲ
ＯＭセルを構成している。また、上記トランジスタＰ１
のドレイン，ソースは、上記インバータ２７の入力端と
電源Ｖcc間に接続され、そのゲートはインバータ２７の
出力端に接続される。そして、このインバータ２７の出
力信号Ｃを図１に示したＯＲ回路２５に供給するように
なっている。
【００２１】上記のような構成のフィードバック制御回
路２６において、データの読み出しの時には、信号ＲＧ
及びＷＧを共に“Ｈ”レベル、信号ＣＧを“Ｌ”レベル
に設定する。この時、トランジスタＮ２に書き込みが行
われていれば（フローティングゲートから電子が放出さ
れていれば）、セレクトゲートＮ１、セルトランジスタ
Ｎ２及びセレクトゲートＮ３が全てオン状態となるた
め、インバータ２７の入力端が“Ｌ”レベルとなり、出
力信号Ｃは“Ｈ”レベルとなる。一方、セルトランジス
タＮ２が書き込まれていない場合には、このセルトラン
ジスタＮ２がオフ状態であるため、インバータ２７の入
力端がプルアップ用トランジスタＰ１により“Ｈ”レベ
ルにプルアップされ、この回路２６の出力信号Ｃは
“Ｌ”レベルとなる。
路２６において、データの読み出しの時には、信号ＲＧ
及びＷＧを共に“Ｈ”レベル、信号ＣＧを“Ｌ”レベル
に設定する。この時、トランジスタＮ２に書き込みが行
われていれば（フローティングゲートから電子が放出さ
れていれば）、セレクトゲートＮ１、セルトランジスタ
Ｎ２及びセレクトゲートＮ３が全てオン状態となるた
め、インバータ２７の入力端が“Ｌ”レベルとなり、出
力信号Ｃは“Ｈ”レベルとなる。一方、セルトランジス
タＮ２が書き込まれていない場合には、このセルトラン
ジスタＮ２がオフ状態であるため、インバータ２７の入
力端がプルアップ用トランジスタＰ１により“Ｈ”レベ
ルにプルアップされ、この回路２６の出力信号Ｃは
“Ｌ”レベルとなる。
【００２２】次に、上記のような構成において図１に示
した回路の動作を説明する。まず、出力ピン（入出力ピ
ンが出力ピンとして使用される場合も含む）の信号がプ
ログラム可能な積項線に入力信号としてフィードバック
される場合を考える。この時、フィードバック制御回路
２６は出力信号Ｃが“Ｌ”レベルとなるようにセルトラ
ンジスタＮ２に書き込みが行われる。よって、入力信号
の変化をＩＴＤ回路１２が検知するとΔＴの期間“Ｌ”
レベルとなるパルス信号ＡがＮＡＮＤ回路１６に供給さ
れると共に、出力信号の変化をＩＴＤ回路１７が検知す
るとΔＴの期間“Ｌ”レベルとなるパルス信号ＢがＯＲ
回路２５を介してＮＡＮＤ回路１６に供給される。この
結果、ＮＡＮＤ回路１６から出力される制御信号Ｅは、
従来の回路と同様にＩＴＤ回路１２のパルス信号Ａが
“Ｌ”レベルに低下してからＩＴＤ回路１７のパルス信
号Ｂが“Ｈ”レベルに立ち上がるまでの期間“Ｈ”レベ
ルとなり、この期間はセンスアンプ回路ＳＡがイネーブ
ル状態になる。
した回路の動作を説明する。まず、出力ピン（入出力ピ
ンが出力ピンとして使用される場合も含む）の信号がプ
ログラム可能な積項線に入力信号としてフィードバック
される場合を考える。この時、フィードバック制御回路
２６は出力信号Ｃが“Ｌ”レベルとなるようにセルトラ
ンジスタＮ２に書き込みが行われる。よって、入力信号
の変化をＩＴＤ回路１２が検知するとΔＴの期間“Ｌ”
レベルとなるパルス信号ＡがＮＡＮＤ回路１６に供給さ
れると共に、出力信号の変化をＩＴＤ回路１７が検知す
るとΔＴの期間“Ｌ”レベルとなるパルス信号ＢがＯＲ
回路２５を介してＮＡＮＤ回路１６に供給される。この
結果、ＮＡＮＤ回路１６から出力される制御信号Ｅは、
従来の回路と同様にＩＴＤ回路１２のパルス信号Ａが
“Ｌ”レベルに低下してからＩＴＤ回路１７のパルス信
号Ｂが“Ｈ”レベルに立ち上がるまでの期間“Ｈ”レベ
ルとなり、この期間はセンスアンプ回路ＳＡがイネーブ
ル状態になる。
【００２３】次に、出力ピンの信号が、プログラム可能
な積項線に入力信号としてフィードバックされない場合
について考える。この時、フィードバック制御回路２６
のセルトランジスタＮ２には書き込みが行われないので
出力信号Ｃは“Ｈ”レベルとなり、ＯＲ回路２５の出力
信号Ｄは“Ｈ”レベルで固定される。従って、出力信号
の変化を検知してＩＴＤ回路１７からパルス信号Ｂが出
力されてもＮＡＮＤ回路１６には伝達されず、このＮＡ
ＮＤ回路１６の出力信号Ｅは入力信号の変化によりＩＴ
Ｄ回路１２で生成されたパルス信号Ａの幅と等しくな
る。すなわち、図２に示すように、制御信号Ｅは、パル
ス信号Ａが“Ｌ”レベルに低下してからこのパルス信号
Ａが“Ｈ”レベルに立ち上がるまでのΔＴの期間“Ｈ”
レベルとなる。従って、出力信号のフィードバックを行
わず、センスアンプ回路ＳＡを動作させる必要がない場
合には、パルス信号Ａの“Ｌ”レベルから“Ｈ”レベル
への立ち上がりから、パルス信号Ｂの“Ｌ”レベルから
“Ｈ”レベルへの立ち上がりまでの期間ΔＬ（図２にハ
ッチングを付した部分に相当する時間）だけセンスアン
プ回路ＳＡのイネーブル期間を短くできるので、無駄な
消費電流を低減して低消費電力化できる。
な積項線に入力信号としてフィードバックされない場合
について考える。この時、フィードバック制御回路２６
のセルトランジスタＮ２には書き込みが行われないので
出力信号Ｃは“Ｈ”レベルとなり、ＯＲ回路２５の出力
信号Ｄは“Ｈ”レベルで固定される。従って、出力信号
の変化を検知してＩＴＤ回路１７からパルス信号Ｂが出
力されてもＮＡＮＤ回路１６には伝達されず、このＮＡ
ＮＤ回路１６の出力信号Ｅは入力信号の変化によりＩＴ
Ｄ回路１２で生成されたパルス信号Ａの幅と等しくな
る。すなわち、図２に示すように、制御信号Ｅは、パル
ス信号Ａが“Ｌ”レベルに低下してからこのパルス信号
Ａが“Ｈ”レベルに立ち上がるまでのΔＴの期間“Ｈ”
レベルとなる。従って、出力信号のフィードバックを行
わず、センスアンプ回路ＳＡを動作させる必要がない場
合には、パルス信号Ａの“Ｌ”レベルから“Ｈ”レベル
への立ち上がりから、パルス信号Ｂの“Ｌ”レベルから
“Ｈ”レベルへの立ち上がりまでの期間ΔＬ（図２にハ
ッチングを付した部分に相当する時間）だけセンスアン
プ回路ＳＡのイネーブル期間を短くできるので、無駄な
消費電流を低減して低消費電力化できる。
【００２４】また、入出力ピンが入力用に使用される場
合には、フィードバック制御回路２６の出力信号Ｃが
“Ｌ”レベルとなるようにセルトランジスタＮ２に書き
込みを行えば、ＩＴＤ回路１７のパルス信号ＢはＯＲ回
路２５を介してＮＡＮＤ回路１６に供給される。よっ
て、ＮＡＮＤ回路１６の出力信号Ｅは、ＩＴＤ回路１２
のパルス信号Ａが“Ｌ”レベルに低下してからＩＴＤ回
路１７のパルス信号Ｂが“Ｈ”レベルに立ち上がるまで
の期間“Ｈ”レベルとなるので、この期間中センスアン
プ回路ＳＡをイネーブル状態にして動作させることがで
き、正常動作が得られる。
合には、フィードバック制御回路２６の出力信号Ｃが
“Ｌ”レベルとなるようにセルトランジスタＮ２に書き
込みを行えば、ＩＴＤ回路１７のパルス信号ＢはＯＲ回
路２５を介してＮＡＮＤ回路１６に供給される。よっ
て、ＮＡＮＤ回路１６の出力信号Ｅは、ＩＴＤ回路１２
のパルス信号Ａが“Ｌ”レベルに低下してからＩＴＤ回
路１７のパルス信号Ｂが“Ｈ”レベルに立ち上がるまで
の期間“Ｈ”レベルとなるので、この期間中センスアン
プ回路ＳＡをイネーブル状態にして動作させることがで
き、正常動作が得られる。
【００２５】上述したように、第１の実施例では、出力
信号をＡＮＤアレイ１１にフィードバックして使用しな
い場合には、フィードバック制御回路２６とＯＲ回路２
５によってＩＴＤ回路１７の出力を無効にして、センス
アンプ回路ＳＡをイネーブル状態にする期間を短くでき
るので、無駄な消費電流を低減できる。
信号をＡＮＤアレイ１１にフィードバックして使用しな
い場合には、フィードバック制御回路２６とＯＲ回路２
５によってＩＴＤ回路１７の出力を無効にして、センス
アンプ回路ＳＡをイネーブル状態にする期間を短くでき
るので、無駄な消費電流を低減できる。
【００２６】図４は、この発明の第２の実施例について
説明するためのもので、上記図１に示した回路における
ＩＴＤ回路１７の入力段にフィードバック制御回路２６
の出力信号Ｃを供給してパルス信号Ｂを生成するか否か
を制御している。図示しない他の回路構成は図１と同様
である。すなわち、上記第１の実施例ではＯＲ回路２５
でＩＴＤ回路１７のパルス信号Ｂとフィードバック制御
回路２６の出力信号Ｃの論理和を取ってＮＡＮＤ回路１
６に供給したのに対し、この回路ではＩＴＤ回路１７に
バッファ２０から供給される入力信号ＩＮとフィードバ
ック制御回路２６の出力信号ＣをＯＲ回路２７に供給し
て論理和をで取り、このＯＲ回路２７の出力信号をＩＴ
Ｄ回路１７に供給するようにしている。ＩＴＤ回路１７
は、排他的ＮＯＲ回路２８と遅延回路として働く複数の
インバータ２９，３０，３１とで構成しており、その出
力信号Ｂ´をＮＡＮＤ回路１６の他方の入力端に供給す
る。
説明するためのもので、上記図１に示した回路における
ＩＴＤ回路１７の入力段にフィードバック制御回路２６
の出力信号Ｃを供給してパルス信号Ｂを生成するか否か
を制御している。図示しない他の回路構成は図１と同様
である。すなわち、上記第１の実施例ではＯＲ回路２５
でＩＴＤ回路１７のパルス信号Ｂとフィードバック制御
回路２６の出力信号Ｃの論理和を取ってＮＡＮＤ回路１
６に供給したのに対し、この回路ではＩＴＤ回路１７に
バッファ２０から供給される入力信号ＩＮとフィードバ
ック制御回路２６の出力信号ＣをＯＲ回路２７に供給し
て論理和をで取り、このＯＲ回路２７の出力信号をＩＴ
Ｄ回路１７に供給するようにしている。ＩＴＤ回路１７
は、排他的ＮＯＲ回路２８と遅延回路として働く複数の
インバータ２９，３０，３１とで構成しており、その出
力信号Ｂ´をＮＡＮＤ回路１６の他方の入力端に供給す
る。
【００２７】出力信号をフィードバックして使用する場
合、及び入出力ピンを入力ピンとして使用する場合に
は、上記第１の実施例と同様にフィードバック制御回路
２６の出力信号Ｃを“Ｌ”レベルで固定する。これによ
って、入力信号ＩＮの変化によって排他的ＮＯＲ回路２
８から一定期間“Ｌ”レベルとなるパルス信号Ｂ´が出
力される。従って、従来の回路と同様にＩＴＤ回路１２
から出力されるパルス信号Ａが“Ｌ”レベルに低下して
から、ＩＴＤ回路１７から出力されるパルス信号Ｂ´が
“Ｈ”レベルに立ち上がるまでの期間センスアンプ回路
ＳＡがイネーブル状態となる。
合、及び入出力ピンを入力ピンとして使用する場合に
は、上記第１の実施例と同様にフィードバック制御回路
２６の出力信号Ｃを“Ｌ”レベルで固定する。これによ
って、入力信号ＩＮの変化によって排他的ＮＯＲ回路２
８から一定期間“Ｌ”レベルとなるパルス信号Ｂ´が出
力される。従って、従来の回路と同様にＩＴＤ回路１２
から出力されるパルス信号Ａが“Ｌ”レベルに低下して
から、ＩＴＤ回路１７から出力されるパルス信号Ｂ´が
“Ｈ”レベルに立ち上がるまでの期間センスアンプ回路
ＳＡがイネーブル状態となる。
【００２８】一方、出力信号をフィードバックして使用
しない場合には、図５に示すようにフィードバック制御
回路２６の出力信号Ｃを“Ｈ”レベルで固定する。これ
によって、入力信号ＩＮのレベルに拘らずＯＲ回路２７
の出力信号が“Ｈ”レベルで固定されるので、排他的Ｎ
ＯＲ回路２８の出力信号Ｂ´は“Ｈ”レベルに固定され
る。よって、センスアンプ回路ＳＡは、入力ピンに接続
されたＩＴＤ回路１２のパルス信号Ａが“Ｌ”レベルの
期間にのみイネーブル状態となる。
しない場合には、図５に示すようにフィードバック制御
回路２６の出力信号Ｃを“Ｈ”レベルで固定する。これ
によって、入力信号ＩＮのレベルに拘らずＯＲ回路２７
の出力信号が“Ｈ”レベルで固定されるので、排他的Ｎ
ＯＲ回路２８の出力信号Ｂ´は“Ｈ”レベルに固定され
る。よって、センスアンプ回路ＳＡは、入力ピンに接続
されたＩＴＤ回路１２のパルス信号Ａが“Ｌ”レベルの
期間にのみイネーブル状態となる。
【００２９】従って、図４に示すような構成であっても
基本的には上記第１の実施例と同様な動作を行い、同じ
効果が得られる。なお、上記実施例ではＡＮＤアレイと
ＯＲアレイとを有する２面型のＰＬＤを例に取って説明
したが、この発明はＡＮＤアレイと固定ＯＲ回路とを有
する１面型、いわゆるＰＡＬ型のＰＬＤにも適用可能で
ある。ＰＡＬ型の場合には、ＯＲアレイに代えてＯＲ回
路が設けられ、ＯＲアレイ用のセンスアンプ回路は不要
になる。
基本的には上記第１の実施例と同様な動作を行い、同じ
効果が得られる。なお、上記実施例ではＡＮＤアレイと
ＯＲアレイとを有する２面型のＰＬＤを例に取って説明
したが、この発明はＡＮＤアレイと固定ＯＲ回路とを有
する１面型、いわゆるＰＡＬ型のＰＬＤにも適用可能で
ある。ＰＡＬ型の場合には、ＯＲアレイに代えてＯＲ回
路が設けられ、ＯＲアレイ用のセンスアンプ回路は不要
になる。
【００３０】また、上記第１，第２の実施例ではフィー
ドバック制御回路２６内にフィードバックを行うか否か
に応じたデータを記憶するＥ2 ＰＲＯＭセルを設け、こ
のＥ2 ＰＲＯＭセルの記憶データを読み出してセンスア
ンプ回路ＳＡの動作を制御する場合を例にとって説明し
たが、データを記憶できる素子であればＲＡＭやＰＲＯ
Ｍ等他の記憶素子を用いることができるのは勿論であ
る。
ドバック制御回路２６内にフィードバックを行うか否か
に応じたデータを記憶するＥ2 ＰＲＯＭセルを設け、こ
のＥ2 ＰＲＯＭセルの記憶データを読み出してセンスア
ンプ回路ＳＡの動作を制御する場合を例にとって説明し
たが、データを記憶できる素子であればＲＡＭやＰＲＯ
Ｍ等他の記憶素子を用いることができるのは勿論であ
る。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、消費電流を低減できる半導体集積回路が得られる。
ば、消費電流を低減できる半導体集積回路が得られる。
【図１】この発明の第１の実施例に係る半導体集積回路
について説明するためのもので、ＰＬＤにおけるＩＴＤ
回路とその周辺回路を抽出して示す図。
について説明するためのもので、ＰＬＤにおけるＩＴＤ
回路とその周辺回路を抽出して示す図。
【図２】上記図１に示した回路における各信号のタイミ
ングチャート。
ングチャート。
【図３】上記図１に示したフィードバック制御回路の構
成例を示す回路図。
成例を示す回路図。
【図４】この発明の第２の実施例に係る半導体集積回路
について説明するためのもので、上記図１におけるＩＴ
Ｄ回路とその周辺回路の一部を抽出して示す図。
について説明するためのもので、上記図１におけるＩＴ
Ｄ回路とその周辺回路の一部を抽出して示す図。
【図５】上記図４に示した回路における各信号のタイミ
ングチャート。
ングチャート。
【図６】ＰＬＤの基本的なシステム構成を示すブロック
図。
図。
【図７】上記図６におけるＩＴＤ回路とその周辺回路を
抽出して示す図。
抽出して示す図。
【図８】上記図７に示した回路のタイミングチャート。
【図９】上記図６及び図７に示した回路におけるＩＴＤ
回路の回路構成例を示す図。
回路の回路構成例を示す図。
【図１０】上記図９に示した回路における入力信号と出
力信号のタイミングチャート。
力信号のタイミングチャート。
１１…ＡＮＤアレイ、１２，１７…ＩＴＤ回路（第１の
回路）、１３，１５…センスアンプ回路（第２の回
路）、１４…ＯＲアレイ、１６…ＮＡＮＤ回路、２５…
ＯＲ回路、２６…フィードバック制御回路（第３の回
路）、Ｎ２…Ｅ2 ＰＲＯＭ（記憶素子）。
回路）、１３，１５…センスアンプ回路（第２の回
路）、１４…ＯＲアレイ、１６…ＮＡＮＤ回路、２５…
ＯＲ回路、２６…フィードバック制御回路（第３の回
路）、Ｎ２…Ｅ2 ＰＲＯＭ（記憶素子）。
Claims (6)
- 【請求項１】 出力ピンまたは入出力ピンから出力され
る信号の変化を検知してパルス信号を出力する第１の回
路と、このパルス信号に応答してイネーブル状態となる
第２の回路と、上記第１の回路から出力されるパルス信
号を上記第２の回路に伝達するか否かを制御する第３の
回路とを具備することを特徴とする半導体集積回路。 - 【請求項２】 出力ピンまたは入出力ピンから出力され
る信号の変化と制御信号とに基づいてパルス信号を出力
する第１の回路と、このパルス信号に応答してイネーブ
ル状態となる第２の回路と、上記制御信号を出力して上
記第１の回路からパルス信号を出力するか否かを制御す
る第３の回路とを具備することを特徴とする半導体集積
回路。 - 【請求項３】 前記第３の回路は、少なくとも１つの記
憶素子を有し、この記憶素子に記憶されたデータに基づ
いて出力が変化することを特徴とする請求項１または２
に記載の半導体集積回路。 - 【請求項４】 前記第３の回路は、入出力ピンを信号入
力に用いるか、信号出力に用いるかを制御する回路を含
むことを特徴とする請求項１または２に記載の半導体集
積回路。 - 【請求項５】 プログラム可能な積項線を有し、入力信
号が供給されるＡＮＤアレイと、上記入力信号が供給さ
れ、この入力信号の変化を検知して第１のパルス信号を
出力する第１のＩＴＤ回路と、上記ＡＮＤアレイの出力
信号を増幅する第１のセンスアンプ回路と、プログラム
可能な和項線を有し、上記第１のセンスアンプ回路の出
力信号が供給されるＯＲアレイと、上記ＯＲアレイの出
力信号を増幅して出力する第２のセンスアンプ回路と、
この第２のセンスアンプ回路の出力を上記ＡＮＤアレイ
にフィードバックするフィードバック手段と、上記第２
のセンスアンプ回路の出力信号の変化を検知して第２の
パルス信号を出力する第２のＩＴＤ回路と、上記フィー
ドバック手段によって上記第２のセンスアンプ回路の出
力が上記ＡＮＤアレイにフィードバックされるか否かに
応じた制御信号を出力するフィードバック制御回路と、
このフィードバック制御回路から出力される制御信号に
基づいて、上記第２のセンスアンプ回路の出力が上記Ａ
ＮＤアレイにフィードバックされる時に、上記第１及び
第２のＩＴＤ回路から第１及び第２のパルス信号が出力
されている期間に上記第１及び第２のセンスアンプ回路
をイネーブル状態に設定し、上記第２のセンスアンプ回
路の出力が上記ＡＮＤアレイにフィードバックされない
時に、上記第１のパルス信号が出力されている期間に上
記第１及び第２のセンスアンプ回路をイネーブル状態に
設定する論理手段とを具備することを特徴とする半導体
集積回路。 - 【請求項６】 プログラム可能な積項線を有し、入力信
号が供給されるＡＮＤアレイと、上記入力信号が供給さ
れ、この入力信号の変化を検知して第１のパルス信号を
出力する第１のＩＴＤ回路と、上記ＡＮＤアレイの出力
信号を増幅するセンスアンプ回路と、このセンスアンプ
回路の出力信号が供給されるＯＲ回路と、このＯＲ回路
の出力を上記ＡＮＤアレイにフィードバックするフィー
ドバック手段と、上記ＯＲ回路の出力信号の変化を検知
して第２のパルス信号を出力する第２のＩＴＤ回路と、
上記フィードバック手段によって上記ＯＲ回路の出力が
上記ＡＮＤアレイにフィードバックされるか否かに応じ
た制御信号を出力するフィードバック制御回路と、この
フィードバック制御回路から出力される制御信号に基づ
いて、上記ＯＲ回路の出力が上記ＡＮＤアレイにフィー
ドバックされる時に、上記第１及び第２のＩＴＤ回路か
ら第１及び第２のパルス信号が出力されている期間に上
記センスアンプ回路をイネーブル状態に設定し、上記Ｏ
Ｒ回路の出力が上記ＡＮＤアレイにフィードバックされ
ない時に、上記第１のパルス信号が出力されている期間
に上記センスアンプ回路をイネーブル状態に設定する論
理手段とを具備することを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167878A JP2944368B2 (ja) | 1993-07-07 | 1993-07-07 | 半導体集積回路及びプログラマブルロジックデバイス |
| US08/267,910 US5475321A (en) | 1993-07-07 | 1994-07-06 | Programmable logic device having input transition detector circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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