JPH0730391A - ドライブ回路 - Google Patents
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- JPH0730391A JPH0730391A JP5168260A JP16826093A JPH0730391A JP H0730391 A JPH0730391 A JP H0730391A JP 5168260 A JP5168260 A JP 5168260A JP 16826093 A JP16826093 A JP 16826093A JP H0730391 A JPH0730391 A JP H0730391A
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Abstract
(57)【要約】
【目的】ロジック回路の電源電圧を±２倍に昇圧した電
圧がその電源端子に印加されるドライブ回路において、
ロジック回路の電源電圧が３Ｖのときにおいてもその出
力電圧はインターフェースＥＩＡ／ＴＩＡ−５６２規格
の最小振幅電圧±３．７Ｖを満足するようにする。 【構成】正側電源端子ＶＰと負側電源端子ＶＮ間に直列
に接続され、それらの接続点から出力端子ＯＵＴが引き
出された第１および第２のスイッチング素子５１，５２
とからなる出力回路５の第１のスイッチング素子５１は
ダーリントン回路に接続されたＰ ＯＳＦＥＴ５１Ａお
よびバイポーラトランジスタ５１Ｂとからなるようにす
る。
圧がその電源端子に印加されるドライブ回路において、
ロジック回路の電源電圧が３Ｖのときにおいてもその出
力電圧はインターフェースＥＩＡ／ＴＩＡ−５６２規格
の最小振幅電圧±３．７Ｖを満足するようにする。 【構成】正側電源端子ＶＰと負側電源端子ＶＮ間に直列
に接続され、それらの接続点から出力端子ＯＵＴが引き
出された第１および第２のスイッチング素子５１，５２
とからなる出力回路５の第１のスイッチング素子５１は
ダーリントン回路に接続されたＰ ＯＳＦＥＴ５１Ａお
よびバイポーラトランジスタ５１Ｂとからなるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は電子回路において、例え
ばインターフェースを介し負荷を駆動するドライブ回路
に関する。
ばインターフェースを介し負荷を駆動するドライブ回路
に関する。
【０００２】
【従来の技術】図５は従来のドライブ回路の一例を示す
回路図である。図５において、ドライブ回路は電流ミラ
ー回路に接続されたＰ ＭＯＳＦＥＴ１２，１３および
１４からなり、Ｐ ＭＯＳＦＥＴ１２のドレインに直列
に接続された基準電流回路１１の電流に比例した定電流
をＰ ＭＯＳＦＥＴ１３および１４のドレインから出力
する定電流回路１と、この定電流回路１のＰ ＭＯＳＦ
ＥＴ１３のドレインに直列に接続されたＰ ＭＯＳＦＥ
Ｔ２１のソース・ドレインおよびＮ ＭＯＳＦＥＴ２３
のドレイン・ソースと、これらに並列に接続されたＰ
ＭＯＳＦＥＴ２２のソース・ドレインおよびＮ ＭＯＳ
ＦＥＴ２４のドレイン・ソースとからなり、これらＮ
ＭＯＳＦＥＴ２３のドレインとソースとの間と、Ｎ Ｍ
ＯＳＦＥＴ２３のゲートとＮ ＭＯＳＦＥＴ２４のゲー
トとの間がそれぞれ接続され、ＮＭＯＳＦＥＴ２１のゲ
ートが入力端子ＩＮに、Ｐ ＭＯＳＦＥＴ２２のゲート
が基準電圧Ｅ0 に接続された差動増幅回路２と、定電流
回路１のＰ ＭＯＳＦＥＴ１４のドレインに直列に接続
されたＮ ＭＯＳＦＥＴ３１のドレイン・ソースおよび
Ｎ ＭＯＳＦＥＴ３２のドレイン・ソースからなり、こ
れらＮ ＭＯＳＦＥＴ３１のゲートが制御端子Ｓ１に、
Ｎ ＭＯＳＦＥＴ３２のゲートが差動増幅回路２のＮ
ＭＯＳＦＥＴ２４のドレインにそれぞれ接続された反転
増幅回路３と、正側電源端子ＶＰと負側電源端子ＶＮ間
に直列に接続された第１のスイッチング素子５１として
のダーリントン回路に接続されたＮＰＮバイポーラトラ
ンジスタ５１Ｃおよび５１Ｂ，第２のスイッチング素子
としてのＮ ＭＯＳＦＥＴ５２およびＮ ＭＯＳＦＥＴ
５４のドレイン・ソースからなり、このＮＰＮバイポー
ラトランジスタ５１Ｃのベースは反転増幅回路３のＮ
ＭＯＳＦＥＴ３１のドレインに、第１のスイッチング素
子５１と第２のスイッチング素子５２の接続点、すなわ
ちＮＰＮバイポーラトランジスタ５１ＢのエミッタとＮ
ＭＯＳＦＥＴ５２のドレインの接続点は出力端子ＯＵ
Ｔに、Ｎ ＭＯＳＦＥＴ５２のゲートはＮＭＯＳＦＥＴ
３１のゲートに、Ｎ ＭＯＳＦＥＴ５４のゲートはＮ
ＭＯＳＦＥＴ３２のゲートに、Ｎ ＭＯＳＦＥＴ５２の
ドレインはコンデンサ５５を介しＮ ＭＯＳＦＥＴ５４
のゲートにそれぞれ接続された出力回路５とで構成され
る。なお、定電流回路１，差動増幅回路２および反転増
幅回路３を総称して制御回路４と称する。
回路図である。図５において、ドライブ回路は電流ミラ
ー回路に接続されたＰ ＭＯＳＦＥＴ１２，１３および
１４からなり、Ｐ ＭＯＳＦＥＴ１２のドレインに直列
に接続された基準電流回路１１の電流に比例した定電流
をＰ ＭＯＳＦＥＴ１３および１４のドレインから出力
する定電流回路１と、この定電流回路１のＰ ＭＯＳＦ
ＥＴ１３のドレインに直列に接続されたＰ ＭＯＳＦＥ
Ｔ２１のソース・ドレインおよびＮ ＭＯＳＦＥＴ２３
のドレイン・ソースと、これらに並列に接続されたＰ
ＭＯＳＦＥＴ２２のソース・ドレインおよびＮ ＭＯＳ
ＦＥＴ２４のドレイン・ソースとからなり、これらＮ
ＭＯＳＦＥＴ２３のドレインとソースとの間と、Ｎ Ｍ
ＯＳＦＥＴ２３のゲートとＮ ＭＯＳＦＥＴ２４のゲー
トとの間がそれぞれ接続され、ＮＭＯＳＦＥＴ２１のゲ
ートが入力端子ＩＮに、Ｐ ＭＯＳＦＥＴ２２のゲート
が基準電圧Ｅ0 に接続された差動増幅回路２と、定電流
回路１のＰ ＭＯＳＦＥＴ１４のドレインに直列に接続
されたＮ ＭＯＳＦＥＴ３１のドレイン・ソースおよび
Ｎ ＭＯＳＦＥＴ３２のドレイン・ソースからなり、こ
れらＮ ＭＯＳＦＥＴ３１のゲートが制御端子Ｓ１に、
Ｎ ＭＯＳＦＥＴ３２のゲートが差動増幅回路２のＮ
ＭＯＳＦＥＴ２４のドレインにそれぞれ接続された反転
増幅回路３と、正側電源端子ＶＰと負側電源端子ＶＮ間
に直列に接続された第１のスイッチング素子５１として
のダーリントン回路に接続されたＮＰＮバイポーラトラ
ンジスタ５１Ｃおよび５１Ｂ，第２のスイッチング素子
としてのＮ ＭＯＳＦＥＴ５２およびＮ ＭＯＳＦＥＴ
５４のドレイン・ソースからなり、このＮＰＮバイポー
ラトランジスタ５１Ｃのベースは反転増幅回路３のＮ
ＭＯＳＦＥＴ３１のドレインに、第１のスイッチング素
子５１と第２のスイッチング素子５２の接続点、すなわ
ちＮＰＮバイポーラトランジスタ５１ＢのエミッタとＮ
ＭＯＳＦＥＴ５２のドレインの接続点は出力端子ＯＵ
Ｔに、Ｎ ＭＯＳＦＥＴ５２のゲートはＮＭＯＳＦＥＴ
３１のゲートに、Ｎ ＭＯＳＦＥＴ５４のゲートはＮ
ＭＯＳＦＥＴ３２のゲートに、Ｎ ＭＯＳＦＥＴ５２の
ドレインはコンデンサ５５を介しＮ ＭＯＳＦＥＴ５４
のゲートにそれぞれ接続された出力回路５とで構成され
る。なお、定電流回路１，差動増幅回路２および反転増
幅回路３を総称して制御回路４と称する。
【０００３】このドライブ回路の動作は次の通りであ
る。通常昇圧回路により正側電源端子ＶＰにはロジック
回路の電源電圧ＶDDの３Ｖあるいは５Ｖを２倍にした６
Ｖあるいは１０Ｖを、負側電源端子ＶＮには−２倍にし
た−６Ｖあるいは−１０Ｖを入力し、制御端子Ｓ１には
ロジック回路の電源電圧の３Ｖあるいは５Ｖを入力す
る。また、基準電圧Ｅ0 はこれらＰ ＭＯＳＦＥＴ２１
あるいは２２のスレッシュレベルの１．５Ｖに設定す
る。入力端子ＩＮに入力される信号電圧Ｅが基準電圧Ｅ
0 を越えた「Ｈ」の信号電圧のとき、差動増幅回路２の
Ｐ ＭＯＳＦＥＴ２１はオフ、Ｐ ＭＯＳＦＥＴ２２は
オンになり、Ｎ ＭＯＳＦＥＴ２４はオフとなる。Ｎ
ＭＯＳＦＥＴ２４のオフにより反転増幅回路３のＮ Ｍ
ＯＳＦＥＴ３２はオンし、このドレインの電圧は低下す
る。Ｎ ＭＯＳＦＥＴ３１のゲートには論理回路用の電
源電圧ＶDDが入力されているので、Ｎ ＭＯＳＦＥＴ３
１のドレインの電圧がこの電源電圧ＶDD以下に低下する
とＮ ＭＯＳＦＥＴ３１は完全にオンし、定電流回路１
のＰ ＭＯＳＦＥＴ１４からの定電流は主としてＮ Ｍ
ＯＳＦＥＴ３１および３２に流れるので、出力回路５の
第１のスイッチング素子５１としてのダーリントン回路
に接続されたＮＰＮバイポーラトランジスタ５１Ｃおよ
び５１Ｂはオフになる。同時に差動増幅回路２のＮ Ｍ
ＯＳＦＥＴ２４のオフにより、出力回路５のＮ ＭＯＳ
ＦＥＴ５４はオンする。また、第２のスイッチング素子
としてのＮ ＭＯＳＦＥＴ５２のゲートには論理回路用
の電源電圧Ｖ DDが入力されているので、同様にこの第２
のスイッチング素子としてのＮ ＭＯＳＦＥＴ５２は完
全にオンする。従って、出力端子ＯＵＴは負側電源端子
ＶＮの電圧に対応した「Ｌ」の信号電圧を出力する。ま
た、入力端子ＩＮに入力される信号電圧Ｅが基準電圧Ｅ
0 以下の「Ｌ」の信号電圧のときは、前述の逆の動作で
第１のスイッチング素子５１としてのダーリントン回路
に接続されたＮＰＮバイポーラトランジスタ５１Ｃおよ
び５１Ｂはオンになり、第２のスイッチング素子として
のＮ ＭＯＳＦＥＴ５２はオフとなるので、出力端子Ｏ
ＵＴは正側電源端子ＶＰの電圧に対応した「Ｈ」の信号
電圧を出力する。なお、コンデンサ５５は出力端子ＯＵ
Ｔの信号電圧の変化をＮ ＭＯＳＦＥＴ５４のゲートに
フィードバックして信号電圧の立ち上がり速度（スルー
レート）を制限する。
る。通常昇圧回路により正側電源端子ＶＰにはロジック
回路の電源電圧ＶDDの３Ｖあるいは５Ｖを２倍にした６
Ｖあるいは１０Ｖを、負側電源端子ＶＮには−２倍にし
た−６Ｖあるいは−１０Ｖを入力し、制御端子Ｓ１には
ロジック回路の電源電圧の３Ｖあるいは５Ｖを入力す
る。また、基準電圧Ｅ0 はこれらＰ ＭＯＳＦＥＴ２１
あるいは２２のスレッシュレベルの１．５Ｖに設定す
る。入力端子ＩＮに入力される信号電圧Ｅが基準電圧Ｅ
0 を越えた「Ｈ」の信号電圧のとき、差動増幅回路２の
Ｐ ＭＯＳＦＥＴ２１はオフ、Ｐ ＭＯＳＦＥＴ２２は
オンになり、Ｎ ＭＯＳＦＥＴ２４はオフとなる。Ｎ
ＭＯＳＦＥＴ２４のオフにより反転増幅回路３のＮ Ｍ
ＯＳＦＥＴ３２はオンし、このドレインの電圧は低下す
る。Ｎ ＭＯＳＦＥＴ３１のゲートには論理回路用の電
源電圧ＶDDが入力されているので、Ｎ ＭＯＳＦＥＴ３
１のドレインの電圧がこの電源電圧ＶDD以下に低下する
とＮ ＭＯＳＦＥＴ３１は完全にオンし、定電流回路１
のＰ ＭＯＳＦＥＴ１４からの定電流は主としてＮ Ｍ
ＯＳＦＥＴ３１および３２に流れるので、出力回路５の
第１のスイッチング素子５１としてのダーリントン回路
に接続されたＮＰＮバイポーラトランジスタ５１Ｃおよ
び５１Ｂはオフになる。同時に差動増幅回路２のＮ Ｍ
ＯＳＦＥＴ２４のオフにより、出力回路５のＮ ＭＯＳ
ＦＥＴ５４はオンする。また、第２のスイッチング素子
としてのＮ ＭＯＳＦＥＴ５２のゲートには論理回路用
の電源電圧Ｖ DDが入力されているので、同様にこの第２
のスイッチング素子としてのＮ ＭＯＳＦＥＴ５２は完
全にオンする。従って、出力端子ＯＵＴは負側電源端子
ＶＮの電圧に対応した「Ｌ」の信号電圧を出力する。ま
た、入力端子ＩＮに入力される信号電圧Ｅが基準電圧Ｅ
0 以下の「Ｌ」の信号電圧のときは、前述の逆の動作で
第１のスイッチング素子５１としてのダーリントン回路
に接続されたＮＰＮバイポーラトランジスタ５１Ｃおよ
び５１Ｂはオンになり、第２のスイッチング素子として
のＮ ＭＯＳＦＥＴ５２はオフとなるので、出力端子Ｏ
ＵＴは正側電源端子ＶＰの電圧に対応した「Ｈ」の信号
電圧を出力する。なお、コンデンサ５５は出力端子ＯＵ
Ｔの信号電圧の変化をＮ ＭＯＳＦＥＴ５４のゲートに
フィードバックして信号電圧の立ち上がり速度（スルー
レート）を制限する。
【０００４】定電流回路１の基準電流回路１１の電流
を、例えば１０μＡに設定し、Ｐ ＭＯＳＦＥＴ１３か
ら出力される定電流を１０μＡ、Ｐ ＭＯＳＦＥＴ１４
から出力される定電流を１０μＡ〜５０μＡに設定する
と、出力端子ＯＵＴから、例えば３０mAの信号電流を取
り出し得る。
を、例えば１０μＡに設定し、Ｐ ＭＯＳＦＥＴ１３か
ら出力される定電流を１０μＡ、Ｐ ＭＯＳＦＥＴ１４
から出力される定電流を１０μＡ〜５０μＡに設定する
と、出力端子ＯＵＴから、例えば３０mAの信号電流を取
り出し得る。
【０００５】
【発明が解決しようとする課題】ところで、ドライブ回
路と負荷の間に接続されるインターフェースは、例えば
インターフェースＲＳ−２３２Ｃ規格の低電圧仕様のイ
ンターフェースＥＩＡ／ＴＩＡ−５６２規格では最大振
幅電圧±１３．７Ｖ，最小振幅電圧±３．７Ｖに規定さ
れている。
路と負荷の間に接続されるインターフェースは、例えば
インターフェースＲＳ−２３２Ｃ規格の低電圧仕様のイ
ンターフェースＥＩＡ／ＴＩＡ−５６２規格では最大振
幅電圧±１３．７Ｖ，最小振幅電圧±３．７Ｖに規定さ
れている。
【０００６】前述のドライブ回路では、ロジック回路の
電源電圧が３Ｖのとき、正側電源端子には２倍に昇圧し
た６Ｖが印加されるが、この場合、出力端子からの
「Ｈ」の信号電圧の大きさは、この正側電源端子電圧６
Ｖから第１のスイッチング素子の電圧降下、すなわちダ
ーリントン回路に接続された２個のバイポーラトランジ
スタの各ベース・エミッタ電圧０．７Ｖの和の１．４Ｖ
を差し引いた４．６Ｖになる。実際には通電によるレギ
ュレーションによって３．６〜３．８Ｖ程度まで低下
し、インターフェースＥＩＡ／ＴＩＡ−５６２規格の最
小振幅電圧±３．７Ｖを満足できなくなる場合が生じる
（ロジック回路電圧が５Ｖのときは、同様にして出力端
子からの信号電圧の大きさは６．６〜６．８Ｖ程度にな
るので問題はない）。
電源電圧が３Ｖのとき、正側電源端子には２倍に昇圧し
た６Ｖが印加されるが、この場合、出力端子からの
「Ｈ」の信号電圧の大きさは、この正側電源端子電圧６
Ｖから第１のスイッチング素子の電圧降下、すなわちダ
ーリントン回路に接続された２個のバイポーラトランジ
スタの各ベース・エミッタ電圧０．７Ｖの和の１．４Ｖ
を差し引いた４．６Ｖになる。実際には通電によるレギ
ュレーションによって３．６〜３．８Ｖ程度まで低下
し、インターフェースＥＩＡ／ＴＩＡ−５６２規格の最
小振幅電圧±３．７Ｖを満足できなくなる場合が生じる
（ロジック回路電圧が５Ｖのときは、同様にして出力端
子からの信号電圧の大きさは６．６〜６．８Ｖ程度にな
るので問題はない）。
【０００７】更に、前述のドライブ回路では、例えば負
荷に異常を生じたとき、このドライブ回路の動作を停止
するには前段の、例えばロジック回路まで溯らなければ
停止することができないので運転の操作がやりにくい問
題がある。本発明の目的は、ロジック回路の電源電圧を
±２倍に昇圧した電圧がその電源端子に入力されるドラ
イブ回路において、ロジック回路の電源電圧が３Ｖのと
きにおいてもその出力電圧はインターフェースＥＩＡ／
ＴＩＡ−５６２規格の最小振幅電圧±３．７Ｖを満足
し、更にこのドライブ回路自体に運転停止機能を持たせ
ることにある。
荷に異常を生じたとき、このドライブ回路の動作を停止
するには前段の、例えばロジック回路まで溯らなければ
停止することができないので運転の操作がやりにくい問
題がある。本発明の目的は、ロジック回路の電源電圧を
±２倍に昇圧した電圧がその電源端子に入力されるドラ
イブ回路において、ロジック回路の電源電圧が３Ｖのと
きにおいてもその出力電圧はインターフェースＥＩＡ／
ＴＩＡ−５６２規格の最小振幅電圧±３．７Ｖを満足
し、更にこのドライブ回路自体に運転停止機能を持たせ
ることにある。
【０００８】
【課題を解決するための手段】前述の目的を達成するた
めに本発明は、正側電源端子と負側電源端子間に直列に
接続され、それらの接続点から出力端子が引き出された
第１および第２のスイッチング素子とからなる出力回路
と、この出力回路の第１および第２のスイッチング素子
を反転制御する制御回路とを備えたドライブ回路におい
て、前記出力回路の第１のスイッチング素子はダーリン
トン回路に接続されたＭＯＳＦＥＴおよびバイポーラト
ランジスタからなるようにする。またこのドライブ回路
において、制御回路に出力回路の第１のスイッチング素
子のＭＯＳＦＥＴのゲートおよび第２のスイッチング素
子の制御端子にオフの制御信号を入力し、かつ電源端子
からこの制御回路に流入する電流を遮断する運転停止回
路を設ける。更にこの運転停止回路を設けたものにおい
て、出力回路の第２のスイッチング素子はＭＯＳＦＥＴ
（以下第１のＭＯＳＦＥＴと称する）からなり、制御回
路にそのドレインがこの第１のＭＯＳＦＥＴのゲートに
そのソースがこのサブストレート端子にそのゲートがこ
のソースに接続された第２のＭＯＳＦＥＴと、そのドレ
インが前記第１のＭＯＳＦＥＴのソースにそのソースが
このサブストレート端子にそのゲートがこのドレイン、
すなわち出力端子に接続された第３のＭＯＳＦＥＴと、
そのドレインが前記第１のＭＯＳＦＥＴのドレイン、す
なわち出力端子にそのソースがこのサブストレート端子
にそのゲートがこのソースに接続された第４のＭＯＳＦ
ＥＴとからなる通電防止回路を設ける。
めに本発明は、正側電源端子と負側電源端子間に直列に
接続され、それらの接続点から出力端子が引き出された
第１および第２のスイッチング素子とからなる出力回路
と、この出力回路の第１および第２のスイッチング素子
を反転制御する制御回路とを備えたドライブ回路におい
て、前記出力回路の第１のスイッチング素子はダーリン
トン回路に接続されたＭＯＳＦＥＴおよびバイポーラト
ランジスタからなるようにする。またこのドライブ回路
において、制御回路に出力回路の第１のスイッチング素
子のＭＯＳＦＥＴのゲートおよび第２のスイッチング素
子の制御端子にオフの制御信号を入力し、かつ電源端子
からこの制御回路に流入する電流を遮断する運転停止回
路を設ける。更にこの運転停止回路を設けたものにおい
て、出力回路の第２のスイッチング素子はＭＯＳＦＥＴ
（以下第１のＭＯＳＦＥＴと称する）からなり、制御回
路にそのドレインがこの第１のＭＯＳＦＥＴのゲートに
そのソースがこのサブストレート端子にそのゲートがこ
のソースに接続された第２のＭＯＳＦＥＴと、そのドレ
インが前記第１のＭＯＳＦＥＴのソースにそのソースが
このサブストレート端子にそのゲートがこのドレイン、
すなわち出力端子に接続された第３のＭＯＳＦＥＴと、
そのドレインが前記第１のＭＯＳＦＥＴのドレイン、す
なわち出力端子にそのソースがこのサブストレート端子
にそのゲートがこのソースに接続された第４のＭＯＳＦ
ＥＴとからなる通電防止回路を設ける。
【０００９】
【作用】本発明のドライブ回路では、出力回路の第１の
スイッチング素子はダーリントン回路に接続されたＭＯ
ＳＦＥＴおよびバイポーラトランジスタとからなるよう
にしたので、入力端子に「Ｌ」の信号電圧が入力されて
出力端子から正側電源端子の電圧に対応した「Ｈ」の信
号電圧を出力するとき、出力回路の第１のスイッチング
素子の電圧降下はダーリントン回路に接続されたＭＯＳ
ＦＥＴの電圧降下が極めて低いので、バイポーラトラン
ジスタのベース・エミッタ電圧の０．７Ｖだけとなる。
従って、正側電源端子の電圧が論理回路の電源電圧の３
Ｖの２倍の６Ｖのときレギュレーションを加味した出力
電圧は４．３〜４．５Ｖになり、インターフェースＥＩ
Ａ／ＴＩＡ−５６２規格の最小振幅電圧±３．７Ｖを充
分満足する。
スイッチング素子はダーリントン回路に接続されたＭＯ
ＳＦＥＴおよびバイポーラトランジスタとからなるよう
にしたので、入力端子に「Ｌ」の信号電圧が入力されて
出力端子から正側電源端子の電圧に対応した「Ｈ」の信
号電圧を出力するとき、出力回路の第１のスイッチング
素子の電圧降下はダーリントン回路に接続されたＭＯＳ
ＦＥＴの電圧降下が極めて低いので、バイポーラトラン
ジスタのベース・エミッタ電圧の０．７Ｖだけとなる。
従って、正側電源端子の電圧が論理回路の電源電圧の３
Ｖの２倍の６Ｖのときレギュレーションを加味した出力
電圧は４．３〜４．５Ｖになり、インターフェースＥＩ
Ａ／ＴＩＡ−５６２規格の最小振幅電圧±３．７Ｖを充
分満足する。
【００１０】また、制御回路に出力回路の第１のスイッ
チング素子のＭＯＳＦＥＴのゲートおよび第２のスイッ
チング素子の制御端子にオフの制御信号を入力し、かつ
電源端子からこの制御回路に流入する電流を遮断する運
転停止回路を設けたので、出力回路はオフし、電源端子
から制御回路に流れる電流は遮断されて低電力消費モー
ドで運転が停止できる。
チング素子のＭＯＳＦＥＴのゲートおよび第２のスイッ
チング素子の制御端子にオフの制御信号を入力し、かつ
電源端子からこの制御回路に流入する電流を遮断する運
転停止回路を設けたので、出力回路はオフし、電源端子
から制御回路に流れる電流は遮断されて低電力消費モー
ドで運転が停止できる。
【００１１】更にこの運転停止回路が設けられ、かつ出
力回路の第２のスイッチング素子がＭＯＳＦＥＴ（以下
第１のＭＯＳＦＥＴと称する）からなるものにおいて、
制御回路にそのドレインがこの第１のＭＯＳＦＥＴのゲ
ートにそのソースがこのサブストレート端子にそのゲー
トがこのソースに接続された第２のＭＯＳＦＥＴと、そ
のドレインが前記第１のＭＯＳＦＥＴのソースにそのソ
ースがこのサブストレート端子にそのゲートがこのドレ
イン、すなわち出力端子に接続された第３のＭＯＳＦＥ
Ｔと、そのドレインが前記第１のＭＯＳＦＥＴのドレイ
ン、すなわち出力端子にそのソースがこのサブストレー
ト端子にそのゲートがこのソースに接続された第４のＭ
ＯＳＦＥＴとからなる通電防止回路を設けたので、運転
停止時に出力端子に負の電圧が印加されると第２のＭＯ
ＳＦＥＴはオン、第３のＭＯＳＦＥＴはオフ、第４のＭ
ＯＳＦＥＴはオンとなり、第２のスイッチング素子とし
ての第１のＭＯＳＦＥＴのゲート電位は出力端子の電圧
となってオフになる。また、第１のスイッチング素子は
ダーリントン回路に接続されたこのＭＯＳＦＥＴのオフ
によりこのバイポーラトランジスタのベース電流が遮断
されてオフとなるので、出力端子を通して流れる電流は
防止される。逆に出力端子に正の電圧が印加されると第
３のＭＯＳＦＥＴはオフ、第４のＭＯＳＦＥＴはオフと
なり、第２のスイッチング素子としての第１のＭＯＳＦ
ＥＴはオフになる。また、第１のスイッチング素子はこ
のバイポーラトランジスタのエミッタ・ベースが逆ダイ
オードとなり、出力端子を通して流れる電流は防止され
る。このようにして運転停止時に出力端子を通して流れ
る電流は防止される。
力回路の第２のスイッチング素子がＭＯＳＦＥＴ（以下
第１のＭＯＳＦＥＴと称する）からなるものにおいて、
制御回路にそのドレインがこの第１のＭＯＳＦＥＴのゲ
ートにそのソースがこのサブストレート端子にそのゲー
トがこのソースに接続された第２のＭＯＳＦＥＴと、そ
のドレインが前記第１のＭＯＳＦＥＴのソースにそのソ
ースがこのサブストレート端子にそのゲートがこのドレ
イン、すなわち出力端子に接続された第３のＭＯＳＦＥ
Ｔと、そのドレインが前記第１のＭＯＳＦＥＴのドレイ
ン、すなわち出力端子にそのソースがこのサブストレー
ト端子にそのゲートがこのソースに接続された第４のＭ
ＯＳＦＥＴとからなる通電防止回路を設けたので、運転
停止時に出力端子に負の電圧が印加されると第２のＭＯ
ＳＦＥＴはオン、第３のＭＯＳＦＥＴはオフ、第４のＭ
ＯＳＦＥＴはオンとなり、第２のスイッチング素子とし
ての第１のＭＯＳＦＥＴのゲート電位は出力端子の電圧
となってオフになる。また、第１のスイッチング素子は
ダーリントン回路に接続されたこのＭＯＳＦＥＴのオフ
によりこのバイポーラトランジスタのベース電流が遮断
されてオフとなるので、出力端子を通して流れる電流は
防止される。逆に出力端子に正の電圧が印加されると第
３のＭＯＳＦＥＴはオフ、第４のＭＯＳＦＥＴはオフと
なり、第２のスイッチング素子としての第１のＭＯＳＦ
ＥＴはオフになる。また、第１のスイッチング素子はこ
のバイポーラトランジスタのエミッタ・ベースが逆ダイ
オードとなり、出力端子を通して流れる電流は防止され
る。このようにして運転停止時に出力端子を通して流れ
る電流は防止される。
【００１２】
【実施例】図１は本発明のドライブ回路の一実施例を示
す回路図である。図１に示す本発明のドライブ回路は図
３に示すドライブ回路において、出力回路５の第１のス
イッチング素子としてのダーリントン回路に接続された
ＮＰＮバイポーラトランジスタ５１Ｃ，５１ＢのうちＮ
ＰＮバイポーラトランジスタ５１ＣをＰ ＭＯＳＦＥＴ
５１Ａに置き換えたものである。但し、反転増幅回路３
はＰ ＭＯＳＦＥＴ５１Ａを用いたことで出力信号の極
性を反転する必要があり、反転増幅段を１段追加した２
段増幅回路となっている。すなわち、図１は図３におい
て、定電流回路１の電流ミラー回路に更にＰ ＭＯＳＦ
ＥＴ１５を接続してこのＰ ＭＯＳＦＥＴ１５のドレイ
ンに直列に接続されたＮ ＭＯＳＦＥＴ３３のドレイン
・ソースおよびＮ ＭＯＳＦＥＴ３４のドレイン・ソー
スとを設け、これらＮ ＭＯＳＦＥＴ３３のゲートはＮ
ＭＯＳＦＥＴ３１のゲートに、Ｎ ＭＯＳＦＥＴ３４
のゲートはＮ ＭＯＳＦＥＴ３１のドレインに接続し、
このＮ ＭＯＳＦＥＴ３３のドレインを出力回路５の第
１のスイッチング素子５１のＰ ＭＯＳＦＥＴ５１Ａの
ゲートに接続したものである。
す回路図である。図１に示す本発明のドライブ回路は図
３に示すドライブ回路において、出力回路５の第１のス
イッチング素子としてのダーリントン回路に接続された
ＮＰＮバイポーラトランジスタ５１Ｃ，５１ＢのうちＮ
ＰＮバイポーラトランジスタ５１ＣをＰ ＭＯＳＦＥＴ
５１Ａに置き換えたものである。但し、反転増幅回路３
はＰ ＭＯＳＦＥＴ５１Ａを用いたことで出力信号の極
性を反転する必要があり、反転増幅段を１段追加した２
段増幅回路となっている。すなわち、図１は図３におい
て、定電流回路１の電流ミラー回路に更にＰ ＭＯＳＦ
ＥＴ１５を接続してこのＰ ＭＯＳＦＥＴ１５のドレイ
ンに直列に接続されたＮ ＭＯＳＦＥＴ３３のドレイン
・ソースおよびＮ ＭＯＳＦＥＴ３４のドレイン・ソー
スとを設け、これらＮ ＭＯＳＦＥＴ３３のゲートはＮ
ＭＯＳＦＥＴ３１のゲートに、Ｎ ＭＯＳＦＥＴ３４
のゲートはＮ ＭＯＳＦＥＴ３１のドレインに接続し、
このＮ ＭＯＳＦＥＴ３３のドレインを出力回路５の第
１のスイッチング素子５１のＰ ＭＯＳＦＥＴ５１Ａの
ゲートに接続したものである。
【００１３】このドライブ回路の動作は図３に示すドラ
イブ回路と基本的に同様であるが、入力端子ＩＮに
「Ｌ」の信号電圧が入力され、第１のスイッチング素子
としてのダーリントン回路に接続されたＰ ＭＯＳＦＥ
Ｔ５１ＡおよびＮＰＮバイポーラトランジスタ５１Ｂが
オンとなり、第２のスイッチング素子としてのＮ ＭＯ
ＳＦＥＴ５２がオフとなって、出力端子ＯＵＴから正側
電源端子ＶＰの電圧に対応した「Ｈ」の信号電圧を出力
するとき、第１のスイッチング素子の電圧降下は、ダー
リントン回路に接続されたＰ ＭＯＳＦＥＴ５１Ａの電
圧降下が極めて低いので、ＮＰＮバイポーラトランジス
タ５１Ｂのベース・エミッタ電圧の０．７Ｖだけとな
る。従って、図５に示す従来のドライブ回路でこの
「Ｈ」の信号電圧が３．６〜３．８Ｖ程度まで低下して
いたものが４．３〜４．５Ｖの低下にとどめられ、イン
ターフェースＲＳ−２３２Ｃ規格の最小振幅電圧±３．
７Ｖを充分満足するようになる。
イブ回路と基本的に同様であるが、入力端子ＩＮに
「Ｌ」の信号電圧が入力され、第１のスイッチング素子
としてのダーリントン回路に接続されたＰ ＭＯＳＦＥ
Ｔ５１ＡおよびＮＰＮバイポーラトランジスタ５１Ｂが
オンとなり、第２のスイッチング素子としてのＮ ＭＯ
ＳＦＥＴ５２がオフとなって、出力端子ＯＵＴから正側
電源端子ＶＰの電圧に対応した「Ｈ」の信号電圧を出力
するとき、第１のスイッチング素子の電圧降下は、ダー
リントン回路に接続されたＰ ＭＯＳＦＥＴ５１Ａの電
圧降下が極めて低いので、ＮＰＮバイポーラトランジス
タ５１Ｂのベース・エミッタ電圧の０．７Ｖだけとな
る。従って、図５に示す従来のドライブ回路でこの
「Ｈ」の信号電圧が３．６〜３．８Ｖ程度まで低下して
いたものが４．３〜４．５Ｖの低下にとどめられ、イン
ターフェースＲＳ−２３２Ｃ規格の最小振幅電圧±３．
７Ｖを充分満足するようになる。
【００１４】図２は本発明のドライブ回路の異なる実施
例を示す回路図である。図２は図１に運転停止回路７が
設けられたもので、この運転停止回路７はＰ ＭＯＳＦ
ＥＴ１２のドレインと定電流回路１との間にそのドレイ
ン・ソースが接続されたＰＭＯＳＦＥＴ７１と、そのソ
ースおよびドレインがＰ ＭＯＳＦＥＴ１２のソースお
よびドレインに、そのゲートがＰ ＭＯＳＦＥＴ７１の
ゲートにそれぞれ接続されたＰ ＭＯＳＦＥＴ７２と、
そのソースおよびドレインがＰ ＭＯＳＦＥＴ１５のソ
ースおよびドレインにそのゲートがＰ ＭＯＳＦＥＴ７
１のゲートにそれぞれ接続されたＰ ＭＯＳＦＥＴ７３
と、そのソースおよびドレインがＮＭＯＳＦＥＴ２４の
ソースおよびドレインにそのゲートがインバータ７５を
介しＰ ＭＯＳＦＥＴ７１のゲートおよび制御端子Ｓ２
に接続されたＮ ＭＯＳＦＥＴ７４と、そのドレインが
Ｎ ＭＯＳＦＥＴ３１のドレインにそのソースがＮＭＯ
ＳＦＥＴ３２のソースにそのゲートがＮ ＭＯＳＦＥＴ
７４のゲートに接続されたＮ ＭＯＳＦＥＴ７５と、そ
のドレインがＮ ＭＯＳＦＥＴ３３のゲートにそのソー
スがＮ ＭＯＳＦＥＴ５２のゲートにそのゲートが制御
端子Ｓ２に接続されたＰ ＭＯＳＦＥＴ７６と、そのド
レインがＮ ＭＯＳＦＥＴ５２のゲートにそのソースが
Ｎ ＭＯＳＦＥＴ５２のソースにそのゲートが制御端子
Ｓ２に接続されたＮ ＭＯＳＦＥＴ７７とからなってい
る。
例を示す回路図である。図２は図１に運転停止回路７が
設けられたもので、この運転停止回路７はＰ ＭＯＳＦ
ＥＴ１２のドレインと定電流回路１との間にそのドレイ
ン・ソースが接続されたＰＭＯＳＦＥＴ７１と、そのソ
ースおよびドレインがＰ ＭＯＳＦＥＴ１２のソースお
よびドレインに、そのゲートがＰ ＭＯＳＦＥＴ７１の
ゲートにそれぞれ接続されたＰ ＭＯＳＦＥＴ７２と、
そのソースおよびドレインがＰ ＭＯＳＦＥＴ１５のソ
ースおよびドレインにそのゲートがＰ ＭＯＳＦＥＴ７
１のゲートにそれぞれ接続されたＰ ＭＯＳＦＥＴ７３
と、そのソースおよびドレインがＮＭＯＳＦＥＴ２４の
ソースおよびドレインにそのゲートがインバータ７５を
介しＰ ＭＯＳＦＥＴ７１のゲートおよび制御端子Ｓ２
に接続されたＮ ＭＯＳＦＥＴ７４と、そのドレインが
Ｎ ＭＯＳＦＥＴ３１のドレインにそのソースがＮＭＯ
ＳＦＥＴ３２のソースにそのゲートがＮ ＭＯＳＦＥＴ
７４のゲートに接続されたＮ ＭＯＳＦＥＴ７５と、そ
のドレインがＮ ＭＯＳＦＥＴ３３のゲートにそのソー
スがＮ ＭＯＳＦＥＴ５２のゲートにそのゲートが制御
端子Ｓ２に接続されたＰ ＭＯＳＦＥＴ７６と、そのド
レインがＮ ＭＯＳＦＥＴ５２のゲートにそのソースが
Ｎ ＭＯＳＦＥＴ５２のソースにそのゲートが制御端子
Ｓ２に接続されたＮ ＭＯＳＦＥＴ７７とからなってい
る。
【００１５】このドライブ回路の動作は次の通りであ
る。運転動作停止回路７の制御端子Ｓ２には運転状態で
は「Ｌ」の信号電圧が入力され、Ｐ ＭＯＳＦＥＴ７１
はオン、Ｐ ＭＯＳＦＥＴ７２はオフ、Ｐ ＭＯＳＦＥ
Ｔ７３はオフ、Ｎ ＭＯＳＦＥＴ７４はオフ、Ｎ ＭＯ
ＳＦＥＴ７５はオフ、Ｐ ＭＯＳＦＥＴ７６はオン、Ｎ
ＭＯＳＦＥＴ７７はオフとなるので、この場合の動作は
図１の運転状態における動作と全く同様である。制御端
子Ｓ２に「Ｈ」の信号電圧を入力するとこれらＭＯＳＦ
ＥＴはすべて反転され、Ｐ ＭＯＳＦＥＴ７１のオフお
よびＰ ＭＯＳＦＥＴ７２のオンによりＰ ＭＯＳＦＥ
Ｔ１２，１３，１４，１５はすべてオフになり、Ｎ Ｍ
ＯＳＦＥＴ７４のオンおよびＮ ＭＯＳＦＥＴ７５のオ
ンによりＮ ＭＯＳＦＥＴ３２，３４，５４はすべてオ
フになり、Ｐ ＭＯＳＦＥＴ７３のオンによりＰ ＭＯ
ＳＦＥＴ５５およびＮＰＮバイポーラトランジスタ５１
Ｂはすべてオフに、Ｐ ＭＯＳＦＥＴ７６のオフおよび
Ｎ ＭＯＳＦＥＴ７７のオンによりＰ ＭＯＳＦＥＴ５
５はオンになる。このようにして出力回路５の第１のス
イッチング素子５１はダーリントン回路に接続されたこ
のＰ ＭＯＳＦＥＴ５１Ａがオフとなって、このＮＰＮ
バイポーラトランジスタ５１Ｂがオフに、第２のスイッ
チング素子としてのＮ ＭＯＳＦＥＴ５２がオフにな
り、かつ電源端子ＶＰ，ＶＮから制御回路４に流入する
電流が遮断されるので低消費電力モードで運転動作が停
止される。
る。運転動作停止回路７の制御端子Ｓ２には運転状態で
は「Ｌ」の信号電圧が入力され、Ｐ ＭＯＳＦＥＴ７１
はオン、Ｐ ＭＯＳＦＥＴ７２はオフ、Ｐ ＭＯＳＦＥ
Ｔ７３はオフ、Ｎ ＭＯＳＦＥＴ７４はオフ、Ｎ ＭＯ
ＳＦＥＴ７５はオフ、Ｐ ＭＯＳＦＥＴ７６はオン、Ｎ
ＭＯＳＦＥＴ７７はオフとなるので、この場合の動作は
図１の運転状態における動作と全く同様である。制御端
子Ｓ２に「Ｈ」の信号電圧を入力するとこれらＭＯＳＦ
ＥＴはすべて反転され、Ｐ ＭＯＳＦＥＴ７１のオフお
よびＰ ＭＯＳＦＥＴ７２のオンによりＰ ＭＯＳＦＥ
Ｔ１２，１３，１４，１５はすべてオフになり、Ｎ Ｍ
ＯＳＦＥＴ７４のオンおよびＮ ＭＯＳＦＥＴ７５のオ
ンによりＮ ＭＯＳＦＥＴ３２，３４，５４はすべてオ
フになり、Ｐ ＭＯＳＦＥＴ７３のオンによりＰ ＭＯ
ＳＦＥＴ５５およびＮＰＮバイポーラトランジスタ５１
Ｂはすべてオフに、Ｐ ＭＯＳＦＥＴ７６のオフおよび
Ｎ ＭＯＳＦＥＴ７７のオンによりＰ ＭＯＳＦＥＴ５
５はオンになる。このようにして出力回路５の第１のス
イッチング素子５１はダーリントン回路に接続されたこ
のＰ ＭＯＳＦＥＴ５１Ａがオフとなって、このＮＰＮ
バイポーラトランジスタ５１Ｂがオフに、第２のスイッ
チング素子としてのＮ ＭＯＳＦＥＴ５２がオフにな
り、かつ電源端子ＶＰ，ＶＮから制御回路４に流入する
電流が遮断されるので低消費電力モードで運転動作が停
止される。
【００１６】なお、Ｐ ＭＯＳＦＥＴ７３は第１のスイ
ッチング素子５１のＰ ＭＯＳＦＥＴ５１のＡゲートが
フローティングの状態となってオンするのを防ぐための
ゲート電圧のプルアップ用で、このＰ ＭＯＳＦＥＴ７
３はオン抵抗を大きくしてそのゲートを正側電源端子Ｖ
Ｐあるいは負側電源端子ＶＮに接続すようにしてもよ
い。また、前述のＰ ＭＯＳＦＥＴ７１および７２は、
例えば反転増幅回路３の段数を増加し定電流回路１から
の定電流の出力個数が増加したときにおいても共通して
使用できる。更にまた、制御端子Ｓ２に「Ｈ」の信号電
圧を入力して運転停止状態にするときは、通常このドラ
イブ回路の電源電圧用の昇圧回路も同時に運転停止され
て、正側電源端子ＶＰにはロジック回路の電源電圧ＶDD
が印加され負側電源端子ＶＮには接地電圧ＶG ＝０が印
加されることが多いが、この運転停止動作には支障はな
い。
ッチング素子５１のＰ ＭＯＳＦＥＴ５１のＡゲートが
フローティングの状態となってオンするのを防ぐための
ゲート電圧のプルアップ用で、このＰ ＭＯＳＦＥＴ７
３はオン抵抗を大きくしてそのゲートを正側電源端子Ｖ
Ｐあるいは負側電源端子ＶＮに接続すようにしてもよ
い。また、前述のＰ ＭＯＳＦＥＴ７１および７２は、
例えば反転増幅回路３の段数を増加し定電流回路１から
の定電流の出力個数が増加したときにおいても共通して
使用できる。更にまた、制御端子Ｓ２に「Ｈ」の信号電
圧を入力して運転停止状態にするときは、通常このドラ
イブ回路の電源電圧用の昇圧回路も同時に運転停止され
て、正側電源端子ＶＰにはロジック回路の電源電圧ＶDD
が印加され負側電源端子ＶＮには接地電圧ＶG ＝０が印
加されることが多いが、この運転停止動作には支障はな
い。
【００１７】しかしながら、この図２に示すドライブ回
路は次のような問題がある。すなわち、制御端子Ｓ２に
「Ｈ」の信号電圧を入力して運転を停止したとき、例え
ば正側電源端子ＶＰ，負側電源端子ＶＮおよび制御端子
Ｓ１の電圧が零となって、出力端子ＯＵＴに負電圧が印
加されると図４に示すように第２のスイッチング素子と
してのＮ ＭＯＳＦＥＴ５２の素子のＰ形ウェル領域か
らドレインを通って電流が流出して、このＮ ＭＯＳＦ
ＥＴ５２はオンして出力端子ＯＵＴから電流が流入する
ようになる。このように運転停止時に出力端子を通して
電流が流れることは望ましいことではない。
路は次のような問題がある。すなわち、制御端子Ｓ２に
「Ｈ」の信号電圧を入力して運転を停止したとき、例え
ば正側電源端子ＶＰ，負側電源端子ＶＮおよび制御端子
Ｓ１の電圧が零となって、出力端子ＯＵＴに負電圧が印
加されると図４に示すように第２のスイッチング素子と
してのＮ ＭＯＳＦＥＴ５２の素子のＰ形ウェル領域か
らドレインを通って電流が流出して、このＮ ＭＯＳＦ
ＥＴ５２はオンして出力端子ＯＵＴから電流が流入する
ようになる。このように運転停止時に出力端子を通して
電流が流れることは望ましいことではない。
【００１８】図３はこの問題点を解決するための実施例
を示し、図３に示す本発明のドライブ回路は図２に更に
通電防止回路８を設けたものである。この通電防止回路
８は、第２のスイッチング素子としてのＮ ＭＯＳＦＥ
Ｔ５２のサブストレート端子を引き出し、そのドレイン
がＮ ＭＯＳＦＥＴ５２のゲートにそのソースがこのサ
ブストレート端子にそのゲートがこのソースに接続され
たＮ ＭＯＳＦＥＴ８１と、そのドレインがＮ ＭＯＳ
ＦＥＴ５２のソースにそのソースがＮ ＭＯＳＦＥＴ５
２のサブストレート端子にそのゲートがＮ ＭＯＳＦＥ
Ｔ５２のドレイン、すなわち出力端子に接続されたＮ
ＭＯＳＦＥＴ８２と、そのドレインがＮＭＯＳＦＥＴ５
２のドレインにそのソースがＮ ＭＯＳＦＥＴ５２のサ
ブストレート端子にそのゲートがＮ ＭＯＳＦＥＴ５２
のソースに接続されたＮ ＭＯＳＦＥＴ８３とを設けた
ものである。なお、図２においてＮ ＭＯＳＦＥＴ５２
のソースに接続していたＮ ＭＯＳＦＥＴ７７のドレイ
ンはこの回路ではＮ ＭＯＳＦＥＴ５２のサブストレー
ト端子に接続する。
を示し、図３に示す本発明のドライブ回路は図２に更に
通電防止回路８を設けたものである。この通電防止回路
８は、第２のスイッチング素子としてのＮ ＭＯＳＦＥ
Ｔ５２のサブストレート端子を引き出し、そのドレイン
がＮ ＭＯＳＦＥＴ５２のゲートにそのソースがこのサ
ブストレート端子にそのゲートがこのソースに接続され
たＮ ＭＯＳＦＥＴ８１と、そのドレインがＮ ＭＯＳ
ＦＥＴ５２のソースにそのソースがＮ ＭＯＳＦＥＴ５
２のサブストレート端子にそのゲートがＮ ＭＯＳＦＥ
Ｔ５２のドレイン、すなわち出力端子に接続されたＮ
ＭＯＳＦＥＴ８２と、そのドレインがＮＭＯＳＦＥＴ５
２のドレインにそのソースがＮ ＭＯＳＦＥＴ５２のサ
ブストレート端子にそのゲートがＮ ＭＯＳＦＥＴ５２
のソースに接続されたＮ ＭＯＳＦＥＴ８３とを設けた
ものである。なお、図２においてＮ ＭＯＳＦＥＴ５２
のソースに接続していたＮ ＭＯＳＦＥＴ７７のドレイ
ンはこの回路ではＮ ＭＯＳＦＥＴ５２のサブストレー
ト端子に接続する。
【００１９】このドライブ回路の動作は次の通りであ
る。運転停止回路７の制御端子Ｓ２に「Ｌ」の信号電圧
が印加される運転状態では、Ｐ ＭＯＳＦＥＴ７１はオ
ン、ＰＭＯＳＦＥＴ７２はオフ、Ｐ ＭＯＳＦＥＴ７３
はオフ、Ｎ ＭＯＳＦＥＴ７４はオフ、Ｎ ＭＯＳＦＥ
Ｔ７５はオフ、Ｐ ＭＯＳＦＥＴ７６はオン、Ｎ ＭＯ
ＳＦＥＴ７７はオフ、Ｎ ＭＯＳＦＥＴ８１はオフ、Ｎ
ＭＯＳＦＥＴ８２はオン、Ｎ ＭＯＳＦＥＴ８３はオ
フとなるので、図１の運転状態における動作と全く同様
である。制御端子Ｓ２に「Ｈ」の信号電圧を入力して運
転停止状態にするとこれらＭＯＳＦＥＴはすべて反転さ
れ、Ｐ ＭＯＳＦＥＴ７１のオフおよびＰ ＭＯＳＦＥ
Ｔ７２おオンによりＰ ＭＯＳＦＥＴ１２，１３，１
４，１５はすべてオフになり、Ｎ ＭＯＳＦＥＴ７４の
オンおよびＮ ＭＯＳＦＥＴ７５のオンによりＮ ＭＯ
ＳＦＥＴ３２，３４，５４はすべてオフになり、Ｐ Ｍ
ＯＳＦＥＴ７３のオンによりＰ ＭＯＳＦＥＴ５５およ
びＮＰＮバイポーラトランジスタ５１Ｂはすべてオフ
に、Ｐ ＭＯＳＦＥＴ７６のオフおよびＮ ＭＯＳＦＥ
Ｔ７７のオンによりＮ ＭＯＳＦＥＴ５５はオン、Ｎ
ＭＯＳＦＥＴ８２はオンし、Ｎ ＭＯＳＦＥＴ８３はオ
フとなる。
る。運転停止回路７の制御端子Ｓ２に「Ｌ」の信号電圧
が印加される運転状態では、Ｐ ＭＯＳＦＥＴ７１はオ
ン、ＰＭＯＳＦＥＴ７２はオフ、Ｐ ＭＯＳＦＥＴ７３
はオフ、Ｎ ＭＯＳＦＥＴ７４はオフ、Ｎ ＭＯＳＦＥ
Ｔ７５はオフ、Ｐ ＭＯＳＦＥＴ７６はオン、Ｎ ＭＯ
ＳＦＥＴ７７はオフ、Ｎ ＭＯＳＦＥＴ８１はオフ、Ｎ
ＭＯＳＦＥＴ８２はオン、Ｎ ＭＯＳＦＥＴ８３はオ
フとなるので、図１の運転状態における動作と全く同様
である。制御端子Ｓ２に「Ｈ」の信号電圧を入力して運
転停止状態にするとこれらＭＯＳＦＥＴはすべて反転さ
れ、Ｐ ＭＯＳＦＥＴ７１のオフおよびＰ ＭＯＳＦＥ
Ｔ７２おオンによりＰ ＭＯＳＦＥＴ１２，１３，１
４，１５はすべてオフになり、Ｎ ＭＯＳＦＥＴ７４の
オンおよびＮ ＭＯＳＦＥＴ７５のオンによりＮ ＭＯ
ＳＦＥＴ３２，３４，５４はすべてオフになり、Ｐ Ｍ
ＯＳＦＥＴ７３のオンによりＰ ＭＯＳＦＥＴ５５およ
びＮＰＮバイポーラトランジスタ５１Ｂはすべてオフ
に、Ｐ ＭＯＳＦＥＴ７６のオフおよびＮ ＭＯＳＦＥ
Ｔ７７のオンによりＮ ＭＯＳＦＥＴ５５はオン、Ｎ
ＭＯＳＦＥＴ８２はオンし、Ｎ ＭＯＳＦＥＴ８３はオ
フとなる。
【００２０】そして運転停止時、出力端子ＯＵＴに負の
電圧が印加されるとＮ ＭＯＳＦＥＴ８１はオン、Ｎ
ＭＯＳＦＥＴ８２はオフ、Ｎ ＭＯＳＦＥＴ８３はオン
となって第２のスイッチング素子としてのＮ ＭＯＳＦ
ＥＴ５２はゲート電圧が出力端子ＯＵＴの電圧となって
オフになる。また、第１のスイッチング素子５１はこの
Ｐ ＭＯＳＦＥＴ５１Ａのオフにより、このバイポーラ
トランジスタ５１Ｂはベース電流が遮断されてオフとな
るので、出力端子ＯＵＴを通して流れる電流は遮断され
る。また、出力端子ＯＵＴに正の電圧が印加されるとＮ
ＭＯＳＦＥＴ８２はオン、Ｎ ＭＯＳＦＥＴ８３はオ
フとなり第２のスイッチング素子としてのＮ ＭＯＳＦ
ＥＴ５２になる。また、第１のスイッチング素子５１は
このＮＰＮバイポーラトランジスタ５１Ｂのエミッタ・
ベースは逆ダイオードとなってオフとなり、出力端子を
通して流れる電流は遮断される。このようにして運転停
止時に出力端子を通して流れる電流は防止される。
電圧が印加されるとＮ ＭＯＳＦＥＴ８１はオン、Ｎ
ＭＯＳＦＥＴ８２はオフ、Ｎ ＭＯＳＦＥＴ８３はオン
となって第２のスイッチング素子としてのＮ ＭＯＳＦ
ＥＴ５２はゲート電圧が出力端子ＯＵＴの電圧となって
オフになる。また、第１のスイッチング素子５１はこの
Ｐ ＭＯＳＦＥＴ５１Ａのオフにより、このバイポーラ
トランジスタ５１Ｂはベース電流が遮断されてオフとな
るので、出力端子ＯＵＴを通して流れる電流は遮断され
る。また、出力端子ＯＵＴに正の電圧が印加されるとＮ
ＭＯＳＦＥＴ８２はオン、Ｎ ＭＯＳＦＥＴ８３はオ
フとなり第２のスイッチング素子としてのＮ ＭＯＳＦ
ＥＴ５２になる。また、第１のスイッチング素子５１は
このＮＰＮバイポーラトランジスタ５１Ｂのエミッタ・
ベースは逆ダイオードとなってオフとなり、出力端子を
通して流れる電流は遮断される。このようにして運転停
止時に出力端子を通して流れる電流は防止される。
【００２１】
【発明の効果】本発明はロジック回路の電源電圧を±２
倍に昇圧した電圧がその電源端子に印加されるドライブ
回路において、ロジック回路の電源電圧が３Ｖのときに
おいてもその出力電圧はインターフェースＥＩＡ／ＴＩ
Ａ−５６２規格の最小振幅電圧±３．７Ｖを満足し、さ
らにこのドライブ回路自体に運転停止機能を有するの
で、適用範囲が著るしく拡大される。
倍に昇圧した電圧がその電源端子に印加されるドライブ
回路において、ロジック回路の電源電圧が３Ｖのときに
おいてもその出力電圧はインターフェースＥＩＡ／ＴＩ
Ａ−５６２規格の最小振幅電圧±３．７Ｖを満足し、さ
らにこのドライブ回路自体に運転停止機能を有するの
で、適用範囲が著るしく拡大される。
【図１】本発明のドライブ回路の一実施例を示す回路図
【図２】本発明のドライブ回路の異なる実施例を示す回
路図
路図
【図３】本発明のドライブ回路の更に異なる実施例を示
す回路図
す回路図
【図４】図２に示す本発明のドライブ回路の問題点を説
明するための要部断面図
明するための要部断面図
【図５】従来のドライブ回路の一例を示す回路図
４ 制御回路 ５ 出力回路 ５１ 第１のスイッチング素子 ５１Ａ Ｐ ＭＯＳＦＥＴ ５１Ｂ ＮＰＮバイポーラトランジスタ ５２ 第２のスイッチング素子（第１のＮ ＭＯＳＦ
ＥＴ） ７ 運転停止回路 ８ 通電防止回路 ８１ 第２のＮ ＭＯＳＦＥＴ ８２ 第３のＮ ＭＯＳＦＥＴ ８３ 第４のＮ ＭＯＳＦＥＴ
ＥＴ） ７ 運転停止回路 ８ 通電防止回路 ８１ 第２のＮ ＭＯＳＦＥＴ ８２ 第３のＮ ＭＯＳＦＥＴ ８３ 第４のＮ ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (3)
- 【請求項１】正側電源端子と負側電源端子間に直列に接
続され、それらの接続点から出力端子が引き出された第
１および第２のスイッチング素子とからなる出力回路
と、この出力回路の第１および第２のスイッチング素子
を反転制御する制御回路とを備えたドライブ回路におい
て、前記出力回路の第１のスイッチング素子はダーリン
トン回路に接続されたＭＯＳＦＥＴおよびバイポーラト
ランジスタからなることを特徴とするドライブ回路。 - 【請求項２】請求項１記載のものにおいて、制御回路に
出力回路の第１のスイッチング素子のＭＯＳＦＥＴのゲ
ートおよび第２のスイッチング素子の制御端子にオフの
制御信号を入力し、かつ電源端子からこの制御回路に流
入する電流を遮断する運転停止回路を設けたことを特徴
とするドライブ回路。 - 【請求項３】請求項２記載のものにおいて、出力回路の
第２のスイッチング素子はＭＯＳＦＥＴ（以下第１のＭ
ＯＳＦＥＴと称する）からなり、制御回路にそのドレイ
ンがこの第１のＭＯＳＦＥＴのゲートにそのソースがこ
のサブストレート端子にそのゲートがこのソースに接続
された第２のＭＯＳＦＥＴと、そのドレインが前記第１
のＭＯＳＦＥＴのソースにそのソースがこのサブストレ
ート端子にそのゲートがこのドレイン、すなわち出力端
子に接続された第３のＭＯＳＦＥＴと、そのドレインが
前記第１のＭＯＳＦＥＴのドレイン、すなわち出力端子
にそのソースがこのサブストレート端子にそのゲートが
このソースに接続された第４のＭＯＳＦＥＴとからなる
通電防止回路を設けたことを特徴とするドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168260A JPH0730391A (ja) | 1993-07-08 | 1993-07-08 | ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168260A JPH0730391A (ja) | 1993-07-08 | 1993-07-08 | ドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730391A true JPH0730391A (ja) | 1995-01-31 |
Family
ID=15864717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168260A Pending JPH0730391A (ja) | 1993-07-08 | 1993-07-08 | ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2004315176B2 (en) * | 2004-02-04 | 2008-06-12 | Nippon Steel Corporation | Steel product for line pipe excellent in resistance to HIC and line pipe produced by using the steel product |
-
1993
- 1993-07-08 JP JP5168260A patent/JPH0730391A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2004315176B2 (en) * | 2004-02-04 | 2008-06-12 | Nippon Steel Corporation | Steel product for line pipe excellent in resistance to HIC and line pipe produced by using the steel product |
| US7648587B2 (en) | 2004-02-04 | 2010-01-19 | Sumitomo Metal Industries, Ltd. | Steel product for use as line pipe having high HIC resistance and line pipe produced using such steel product |
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