JPH0730353A - 対数増幅回路 - Google Patents
対数増幅回路Info
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- JPH0730353A JPH0730353A JP5196994A JP19699493A JPH0730353A JP H0730353 A JPH0730353 A JP H0730353A JP 5196994 A JP5196994 A JP 5196994A JP 19699493 A JP19699493 A JP 19699493A JP H0730353 A JPH0730353 A JP H0730353A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
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Abstract
(57)【要約】
【目的】 バイポーラおよびＭＯＳ集積回路で低消費電
流で動作可能な対数増幅回路を実現する。 【構成】 多段に縦続接続される差動増幅器と、各々の
差動増幅器の入力または出力に直流オフセット電圧を畳
重する手段と、それぞれを入力とする複数個の特性の等
しくない差動対と、各差動対の出力電流を加算する加算
器とを有する。
流で動作可能な対数増幅回路を実現する。 【構成】 多段に縦続接続される差動増幅器と、各々の
差動増幅器の入力または出力に直流オフセット電圧を畳
重する手段と、それぞれを入力とする複数個の特性の等
しくない差動対と、各差動対の出力電流を加算する加算
器とを有する。
Description
【０００１】
【産業上の利用分野】本発明は対数増幅回路に関し、特
にバイポーラおよびＣＭＯＳ半導体集積回路上に形成さ
れる対数増幅回路に関する。
にバイポーラおよびＣＭＯＳ半導体集積回路上に形成さ
れる対数増幅回路に関する。
【０００２】
【従来の技術】従来の対数増幅器としては、トランジス
タのエミッタ面積比あるいはゲートＷ／Ｌ比を異ならせ
た２対の不平衡差動対の入力を交叉接続した両波整流器
から構成されるものがよく知られている（特開昭６２−
２９３８０７号、特開昭６２−２９２０１０号または特
開平４−１６５８０５号参照）。また、これらの構成手
法は「IEEE Transaction on Circuits and Systems-I、
１９９２年９月、第３９巻、第９号、７７１頁〜７７７
頁」に詳しく述べられている。また、バイポーラプロセ
スで並列接続された２対の差動対の入力にそれぞれ符号
の異なる直流オフセット電圧を畳重して両波整流器を構
成し、これらの差動増幅器と両波整流器を縦続接続した
対数増幅回路も知られている（たとえば、特開平４−５
０６２８６号参照）。
タのエミッタ面積比あるいはゲートＷ／Ｌ比を異ならせ
た２対の不平衡差動対の入力を交叉接続した両波整流器
から構成されるものがよく知られている（特開昭６２−
２９３８０７号、特開昭６２−２９２０１０号または特
開平４−１６５８０５号参照）。また、これらの構成手
法は「IEEE Transaction on Circuits and Systems-I、
１９９２年９月、第３９巻、第９号、７７１頁〜７７７
頁」に詳しく述べられている。また、バイポーラプロセ
スで並列接続された２対の差動対の入力にそれぞれ符号
の異なる直流オフセット電圧を畳重して両波整流器を構
成し、これらの差動増幅器と両波整流器を縦続接続した
対数増幅回路も知られている（たとえば、特開平４−５
０６２８６号参照）。
【０００３】
【発明が解決しようとする課題】このように、従来のト
ランジスタのエミッタ面積比あるいはゲートＷ／Ｌ比を
異ならせた２対の不平衡差動対の入力を交叉接続し出力
を並列接続した両波整流器から構成される対数増幅回路
では、それぞれトランジスタのドレインもサイズの大き
いものどうしが接続されるために付加される容量が大き
くなり、従って、周波数特性を伸ばすためには駆動電流
が多くなる傾向があり、低消費電流化を図るには回路的
に不利であった。また、縦続接続される差動対のゲイン
を１０ｄＢ程度と小さくした場合には、両波整流器の入
力ダイナミックレンジの１０ｄＢ前後に合わせて対数精
度の劣化を少なくする必要があり、縦続接続される差動
増幅器の段数が増えて消費電流でみた場合に不利であっ
た。
ランジスタのエミッタ面積比あるいはゲートＷ／Ｌ比を
異ならせた２対の不平衡差動対の入力を交叉接続し出力
を並列接続した両波整流器から構成される対数増幅回路
では、それぞれトランジスタのドレインもサイズの大き
いものどうしが接続されるために付加される容量が大き
くなり、従って、周波数特性を伸ばすためには駆動電流
が多くなる傾向があり、低消費電流化を図るには回路的
に不利であった。また、縦続接続される差動対のゲイン
を１０ｄＢ程度と小さくした場合には、両波整流器の入
力ダイナミックレンジの１０ｄＢ前後に合わせて対数精
度の劣化を少なくする必要があり、縦続接続される差動
増幅器の段数が増えて消費電流でみた場合に不利であっ
た。
【０００４】本発明は上記の点にかんがみてなされたも
ので、バイポーラおよびＭＯＳ集積回路で低消費電流で
動作可能な対数増幅回路を実現することを目的とする。
ので、バイポーラおよびＭＯＳ集積回路で低消費電流で
動作可能な対数増幅回路を実現することを目的とする。
【０００５】
【課題を解決するための手段】本発明は上記の目的を達
成するために、多段に縦続接続される差動増幅器と、各
々の差動増幅器の入力または出力に少なくとも１つ以上
の直流オフセット電圧を畳重する手段と、それぞれを入
力とする特性の等しくない少なくとも１つ以上の差動対
と、各差動対の出力電流を加算する加算器とで対数増幅
回路を構成した。
成するために、多段に縦続接続される差動増幅器と、各
々の差動増幅器の入力または出力に少なくとも１つ以上
の直流オフセット電圧を畳重する手段と、それぞれを入
力とする特性の等しくない少なくとも１つ以上の差動対
と、各差動対の出力電流を加算する加算器とで対数増幅
回路を構成した。
【０００６】
【作用】本発明は以上の構成によって、差動対の入力に
直流オフセット電圧を畳重するとほぼ半波整流器とみな
せ、こうして得られる半波整流器の出力電流を加算器で
加算した後に電圧変換すれば、入力電圧の対数値にほぼ
近似の対数出力電圧が得られる。
直流オフセット電圧を畳重するとほぼ半波整流器とみな
せ、こうして得られる半波整流器の出力電流を加算器で
加算した後に電圧変換すれば、入力電圧の対数値にほぼ
近似の対数出力電圧が得られる。
【０００７】
【実施例】図１は、本発明の一実施例のＣＭＯＳプロセ
スによる対数増幅回路のブロック図である。
スによる対数増幅回路のブロック図である。
【０００８】図１では、Ａ１〜Ａｎのｎ個の差動増幅器
を備えた対数増幅回路を示しており、たとえば、差動増
幅器Ａ１の入力側にはＭＯＳトランジスタＭ１１および
Ｍ１２から成る差動対が接続され、さらに差動出力電流
を整流するためのコンデンサＣ01と、ＭＯＳトランジス
タＭ１３およびＭ１４から成るアクティブロードとが接
続されている。また、差動増幅器Ａ２〜Ａｎの入力側に
は同様に差動対とコンデンサとアクティブロードが接続
されている。この他に差動増幅器Ａｎの出力側にはＭＯ
ＳトランジスタＭ(n+1)1およびＭ(n+1)2から成る差動対
が接続され、さらに出力電流を整流するためのコンデン
サＣ0(n+1)と、ＭＯＳトランジスタＭ(n+1)3およびＭ
(n+1)4から成るアクティブロードとが接続されている。
コンデンサＣ01〜Ｃ0(n+1)のそれぞれで整流された出力
電流は合成された後、ＭＯＳトランジスタＭ１０および
Ｍ２０から成るカレントミラー回路を介して電圧に変換
される。
を備えた対数増幅回路を示しており、たとえば、差動増
幅器Ａ１の入力側にはＭＯＳトランジスタＭ１１および
Ｍ１２から成る差動対が接続され、さらに差動出力電流
を整流するためのコンデンサＣ01と、ＭＯＳトランジス
タＭ１３およびＭ１４から成るアクティブロードとが接
続されている。また、差動増幅器Ａ２〜Ａｎの入力側に
は同様に差動対とコンデンサとアクティブロードが接続
されている。この他に差動増幅器Ａｎの出力側にはＭＯ
ＳトランジスタＭ(n+1)1およびＭ(n+1)2から成る差動対
が接続され、さらに出力電流を整流するためのコンデン
サＣ0(n+1)と、ＭＯＳトランジスタＭ(n+1)3およびＭ
(n+1)4から成るアクティブロードとが接続されている。
コンデンサＣ01〜Ｃ0(n+1)のそれぞれで整流された出力
電流は合成された後、ＭＯＳトランジスタＭ１０および
Ｍ２０から成るカレントミラー回路を介して電圧に変換
される。
【０００９】図１に示す定電流Ｉ0i（ｉは１〜（ｎ＋
１）の整数であり、以下同様）で駆動されるＭＯＳ整合
差動対の差動出力電流ΔＩD は数１に示すようになる。
１）の整数であり、以下同様）で駆動されるＭＯＳ整合
差動対の差動出力電流ΔＩD は数１に示すようになる。
【００１０】
【数１】 ここで、βi はトランスコンダクタンスパラメータであ
り、βi ＝μ（ＣOX／２）・（Ｗ／Ｌ）i である。ま
た、μはキャリアの実効モビリティ、ＣOXは単位面積当
たりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長
である。
り、βi ＝μ（ＣOX／２）・（Ｗ／Ｌ）i である。ま
た、μはキャリアの実効モビリティ、ＣOXは単位面積当
たりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長
である。
【００１１】図２はＭＯＳ整合差動対の正規化出力電流
特性とその近似式の特性である。
特性とその近似式の特性である。
【００１２】図２には、ＭＯＳ整合差動対の差動出力電
流特性を正規化してｆM （ｘ）として示す。
流特性を正規化してｆM （ｘ）として示す。
【００１３】ここで、ｆM （ｘ）＝ΔＩD ／Ｉ0iであ
る。ただし、正規化入力電圧ｘ＝Ｖi 電圧ＶOSi を畳重すると、図２において入力電圧軸上で
直流オフセット電圧ＶOSi 分シフトすればよい。すなわ
ち、ＭＯＳ整合差動対の入力に直流オフセッ って、図１に示すように、こうして得られる半波整流器
の出力電流を加算しＭＯＳトランジスタＭ１０、Ｍ２０
から成るカレント・ミラー回路を介して電圧変換すれ
ば、入力電圧ＶINの対数値にほぼ近似の対数出力電圧Ｖ
RSSI（＝ＲRSSI・ＩRSSI）が得られる。この場合の半波
整流器の対数入力ダイナミックレンジとしてはおよそ８
ｄＢ程度までは対数精度が確保されている。対数増幅回
路全体での対数精度を確保するためには縦続接続される
差動増幅器のゲインを整流器の対数入力ダイナミックレ
ンジに合わせておよそ８ｄＢ程度に抑える必要があり、
縦続接続される差動増幅器の段数が増えてしまう。縦続
接続される差動増幅器の段数を少なくするためには、各
々の作動増幅器の入力または出力に直流オフセット電圧
を畳重する複数個の手段と、それぞれを入力とする複数
個の特性の等しくない作動対とを備えて半波整流器の対
数入力ダイナミックレンジを拡張すればよい。
る。ただし、正規化入力電圧ｘ＝Ｖi 電圧ＶOSi を畳重すると、図２において入力電圧軸上で
直流オフセット電圧ＶOSi 分シフトすればよい。すなわ
ち、ＭＯＳ整合差動対の入力に直流オフセッ って、図１に示すように、こうして得られる半波整流器
の出力電流を加算しＭＯＳトランジスタＭ１０、Ｍ２０
から成るカレント・ミラー回路を介して電圧変換すれ
ば、入力電圧ＶINの対数値にほぼ近似の対数出力電圧Ｖ
RSSI（＝ＲRSSI・ＩRSSI）が得られる。この場合の半波
整流器の対数入力ダイナミックレンジとしてはおよそ８
ｄＢ程度までは対数精度が確保されている。対数増幅回
路全体での対数精度を確保するためには縦続接続される
差動増幅器のゲインを整流器の対数入力ダイナミックレ
ンジに合わせておよそ８ｄＢ程度に抑える必要があり、
縦続接続される差動増幅器の段数が増えてしまう。縦続
接続される差動増幅器の段数を少なくするためには、各
々の作動増幅器の入力または出力に直流オフセット電圧
を畳重する複数個の手段と、それぞれを入力とする複数
個の特性の等しくない作動対とを備えて半波整流器の対
数入力ダイナミックレンジを拡張すればよい。
【００１４】図３は、直流オフセット電圧を畳重したＭ
ＯＳ擬似対数半波整流器の回路図である。
ＯＳ擬似対数半波整流器の回路図である。
【００１５】図３には、直流オフセット電圧を印加して
実現される複数個（この例ではｎ個）の半波整流器を並
列接続して得られる擬似半波整流器を示す。
実現される複数個（この例ではｎ個）の半波整流器を並
列接続して得られる擬似半波整流器を示す。
【００１６】並列接続されるｊ番目の差動対がテール電
流Ｉ0j（ｊは１〜（ｎ＋１）の整数であり、以下同様）
で駆動され、トランスコンダクタンス・パラメータの値
がβ j であるとすると、ｊ番目の差動対がおよそ半波整
流器となり得る直流バイアスオフセット電圧ＶOSj は数
２で表わされる。
流Ｉ0j（ｊは１〜（ｎ＋１）の整数であり、以下同様）
で駆動され、トランスコンダクタンス・パラメータの値
がβ j であるとすると、ｊ番目の差動対がおよそ半波整
流器となり得る直流バイアスオフセット電圧ＶOSj は数
２で表わされる。
【００１７】
【数２】 また、ｊ番目の差動対の短絡トランスコンダクタンスｇ
mjは数３で表わされる。
mjは数３で表わされる。
【００１８】
【数３】 また、擬似対数特性を持たせるためには、並列接続され
る差動対の短絡トランスコンダクタンスｇmjを数４に示
すように等比数列的になるように設定すればよい。
る差動対の短絡トランスコンダクタンスｇmjを数４に示
すように等比数列的になるように設定すればよい。
【００１９】
【数４】 β Ｉ01／β2Ｉ02＝β2Ｉ02／β3Ｉ03＝・・・ ここで、図４は、図３に示した直流オフセット電圧を畳
重したＭＯＳ擬似対数半波整流器の出力電流特性であ
る。
重したＭＯＳ擬似対数半波整流器の出力電流特性であ
る。
【００２０】図４には、並列接続されて成る擬似半波整
流器の差動出力電流のうち一方の出力電流の特性を示
し、縦軸はこの出力電流であり、横軸は正規化した入力
電圧である。図４は、図３におけるＮが３の場合の特性
を示したものであり、ＩD2は図３のＭＯＳトランジスタ
Ｍ２のドレイン電流、ＩD4は図３のＭＯＳトランジスタ
Ｍ４のドレイン電流、ＩD6は図３のＭＯＳトランジスタ
Ｍ２Ｎ（Ｎ＝３であるのでＭ６）のドレイン電流、Ｉ2
はこの３つのドレイン電流の合成電流である。
流器の差動出力電流のうち一方の出力電流の特性を示
し、縦軸はこの出力電流であり、横軸は正規化した入力
電圧である。図４は、図３におけるＮが３の場合の特性
を示したものであり、ＩD2は図３のＭＯＳトランジスタ
Ｍ２のドレイン電流、ＩD4は図３のＭＯＳトランジスタ
Ｍ４のドレイン電流、ＩD6は図３のＭＯＳトランジスタ
Ｍ２Ｎ（Ｎ＝３であるのでＭ６）のドレイン電流、Ｉ2
はこの３つのドレイン電流の合成電流である。
【００２１】また、図５は、図３に示した直流オフセッ
ト電圧を畳重したＭＯＳ擬似対数半波整流器の出力電流
特性をｄＢ表示したものである。
ト電圧を畳重したＭＯＳ擬似対数半波整流器の出力電流
特性をｄＢ表示したものである。
【００２２】これらの図から擬似対数特性を有した半波
整流器の対数入力ダイナミックレンジが拡張される様子
がわかる。
整流器の対数入力ダイナミックレンジが拡張される様子
がわかる。
【００２３】図３に示した擬似半波整流器はバイポーラ
プロセスでも実現できる。そこで、直流オフセット電圧
を畳重したバイポーラ擬似対数半波整流器の回路を図６
に示す。
プロセスでも実現できる。そこで、直流オフセット電圧
を畳重したバイポーラ擬似対数半波整流器の回路を図６
に示す。
【００２４】ここでは、差動対の入出力特性を異ならせ
るためにエミッタ抵抗を挿入してエミッタ・ジェネレー
ション値（エミッタ抵抗値とテール電流値との積）を変
えている。直流オフセット電圧が印加された差動対の差
動出力特性をほぼ半波整流器とみなし得るためには、ｊ
番目（ここで、ｊは１〜Ｎの整数）の差動対のエミッタ
・ジェネレーション値Ｒj Ｉ0jとｊ番目の差動対に印加
される直流オフセット電圧ＶOSj との関係は、数５で示
される。
るためにエミッタ抵抗を挿入してエミッタ・ジェネレー
ション値（エミッタ抵抗値とテール電流値との積）を変
えている。直流オフセット電圧が印加された差動対の差
動出力特性をほぼ半波整流器とみなし得るためには、ｊ
番目（ここで、ｊは１〜Ｎの整数）の差動対のエミッタ
・ジェネレーション値Ｒj Ｉ0jとｊ番目の差動対に印加
される直流オフセット電圧ＶOSj との関係は、数５で示
される。
【００２５】
【数５】ＶOSj ＝２ＶT ＋Ｒj Ｉ0j ここで、ＶT は熱電圧であり、ＶT ＝ｋＴ／ｑと表され
る。なお、ｋはボルツマン定数、Ｔは絶対温度、ｑは単
位電子電荷である。
る。なお、ｋはボルツマン定数、Ｔは絶対温度、ｑは単
位電子電荷である。
【００２６】同様に、擬似対数特性を持たせるために
は、並列接続される差動対のそれぞれの入力電圧範囲
を、数６に示すように逆対数関数的すなわち指数関数的
に変える必要がある。
は、並列接続される差動対のそれぞれの入力電圧範囲
を、数６に示すように逆対数関数的すなわち指数関数的
に変える必要がある。
【００２７】
【数６】 すなわち、並列接続される差動対のそれぞれの短絡トラ
ンスコンダクタンスｇmjで表すと数７のように成る。
ンスコンダクタンスｇmjで表すと数７のように成る。
【００２８】
【数７】 ここで、図７は、図６に示した直流オフセット電圧を畳
重したバイポーラ擬似対数半波整流器の出力電流特性で
ある。
重したバイポーラ擬似対数半波整流器の出力電流特性で
ある。
【００２９】図７には、並列接続されて成る擬似半波整
流器の差動出力電流のうち一方の出力電流特性を示し、
縦軸はこの出力電流であり、横軸は入力電圧である。図
７は、図６におけるＮが３の場合の特性を示したもので
あり、ＩC2は図６のバイポーラトランジスタＱ２のコレ
クタ電流、ＩC4は図６のバイポーラトランジスタＱ４の
コレクタ電流、ＩC6は図６のバイポーラトランジスタＱ
２Ｎ（Ｎ＝３であるのでＱ６）のコレクタ電流、Ｉ2 は
この３つのコレクタ電流の合成電流である。
流器の差動出力電流のうち一方の出力電流特性を示し、
縦軸はこの出力電流であり、横軸は入力電圧である。図
７は、図６におけるＮが３の場合の特性を示したもので
あり、ＩC2は図６のバイポーラトランジスタＱ２のコレ
クタ電流、ＩC4は図６のバイポーラトランジスタＱ４の
コレクタ電流、ＩC6は図６のバイポーラトランジスタＱ
２Ｎ（Ｎ＝３であるのでＱ６）のコレクタ電流、Ｉ2 は
この３つのコレクタ電流の合成電流である。
【００３０】また、図８は、図６に示した直流オフセッ
ト電圧を畳重したバイポーラ擬似対数半波整流器の出力
電流特性をｄＢ表示したものである。
ト電圧を畳重したバイポーラ擬似対数半波整流器の出力
電流特性をｄＢ表示したものである。
【００３１】バイポーラプロセスにおいても、擬似対数
特性を有した半波整流器の対数入力ダイナミックレンジ
が拡張される様子がわかる。
特性を有した半波整流器の対数入力ダイナミックレンジ
が拡張される様子がわかる。
【００３２】また、バイポーラプロセスにおいては、直
流オフセット電圧を畳重するやり方としては、エミッタ
デジェネレーションをアンバランス（非対称）にしても
実現できる。半波整流器を構成する方法は、一方のバイ
ポーラトランジスタにのみエミッタ抵抗を挿入したアン
バランス・エミッタデジェネレーションされた不平衡差
動対を用いてもよい。
流オフセット電圧を畳重するやり方としては、エミッタ
デジェネレーションをアンバランス（非対称）にしても
実現できる。半波整流器を構成する方法は、一方のバイ
ポーラトランジスタにのみエミッタ抵抗を挿入したアン
バランス・エミッタデジェネレーションされた不平衡差
動対を用いてもよい。
【００３３】図９は、アンバランス・エミッタデジェネ
レーションされたバイポーラ不平衡差動対の回路図であ
る。
レーションされたバイポーラ不平衡差動対の回路図であ
る。
【００３４】ここで、図９におけるＶi を数８に示す。
【００３５】
【数８】 なお、数８におけるＶBE1 は数９に示し、ＶBE2 は数１
０に示す。
０に示す。
【００３６】
【数９】
【００３７】
【数１０】 また、ここで、各バイポーラトランジスタの飽和電流の
関係は、数１１が成り立つものと仮定する。
関係は、数１１が成り立つものと仮定する。
【００３８】
【数１１】ＩS1＝ＩS2 さらに、定電流源Ｉ0 で駆動されているから数１２が求
まる。
まる。
【００３９】
【数１２】 従って、数１３が求まる。
【００４０】
【数１３】 なお、ＩS は飽和電流、αF はバイポーラトランジスタ
の電流増幅率である。
の電流増幅率である。
【００４１】数１３でＩC1＝ＩC2＝αF Ｉ0 ／２とおく
と、数１４のように入力オフセット電圧Ｖ1 が求まる。
と、数１４のように入力オフセット電圧Ｖ1 が求まる。
【００４２】
【数１４】 ここで、数１３を微分すると数１５のようになる。
【００４３】
【数１５】 従って、Ｖi ＝Ｖ1 （ＩC1＝ＩC2＝αF Ｉ0 ／２）のと
きに傾きが最大となり、数１６で表わされる傾きを持つ
（Ｖ1 ，αF Ｉ0 ／２）点での接線は（−２ＶT ，０）
を通るから、入力信号に２ＶＴのバイアスオフセットを
持たせるとほぼ半波整流器とみなせられる。
きに傾きが最大となり、数１６で表わされる傾きを持つ
（Ｖ1 ，αF Ｉ0 ／２）点での接線は（−２ＶT ，０）
を通るから、入力信号に２ＶＴのバイアスオフセットを
持たせるとほぼ半波整流器とみなせられる。
【００４４】
【数１６】 図１０は、アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対の出力電流特性である。
されたバイポーラ不平衡差動対の出力電流特性である。
【００４５】図１０には、一方のみエミッタ抵抗を挿入
したアンバランス・エミッタデジェネレーションされた
不平衡差動対の出力電流特性を示す。
したアンバランス・エミッタデジェネレーションされた
不平衡差動対の出力電流特性を示す。
【００４６】また、図１１は、アンバランス・エミッタ
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の回路
図である。
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の回路
図である。
【００４７】図１１には、アンバランス・エミッタデジ
ェネレーションされた不平衡差動対を並列接続して実現
される擬似対数半波整流器を示す。
ェネレーションされた不平衡差動対を並列接続して実現
される擬似対数半波整流器を示す。
【００４８】この場合には、ｊ番目（ここで、ｊは１〜
Ｎの整数）の不平衡差動対のエミッタ・デジェネレーシ
ョン値Ｒj Ｉ0jとは無関係に、ｊ番目の差動対に印加さ
れるバイアスオフセット電圧ＶOSj は数１７に示すよう
に設定すればよい。
Ｎの整数）の不平衡差動対のエミッタ・デジェネレーシ
ョン値Ｒj Ｉ0jとは無関係に、ｊ番目の差動対に印加さ
れるバイアスオフセット電圧ＶOSj は数１７に示すよう
に設定すればよい。
【００４９】
【数１７】ＶOSj ＝２ＶT エミッタ抵抗を片方にしか挿入していないことにより、
アンバランス・エミッタデジェネレーションされた不平
衡差動対の特性を半波整流器の特性に近づけるために
は、直流バイアスオフセット電圧の値を数５と数１７と
で比較すると、Ｒj Ｉ0jだけ小さい。また、半波整流器
としての動作入力電圧範囲はＲj Ｉ0jだけ狭くなってい
る。
アンバランス・エミッタデジェネレーションされた不平
衡差動対の特性を半波整流器の特性に近づけるために
は、直流バイアスオフセット電圧の値を数５と数１７と
で比較すると、Ｒj Ｉ0jだけ小さい。また、半波整流器
としての動作入力電圧範囲はＲj Ｉ0jだけ狭くなってい
る。
【００５０】図１２は、アンバランス・エミッタデジェ
ネレーションされたバイポーラ不平衡差動対に直流オフ
セット電圧を畳重した擬似対数半波整流器の出力電流特
性である。
ネレーションされたバイポーラ不平衡差動対に直流オフ
セット電圧を畳重した擬似対数半波整流器の出力電流特
性である。
【００５１】図１２には、並列接続されるそれぞれのア
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器の出力電流（真数表示）を示し、縦軸はこの出力電流
であり、横軸は入力電圧である。図１２は、図１１にお
けるＮが３の場合の特性を示したものであり、ＩC1は図
１１のバイポーラトランジスタＱ１のコレクタ電流、Ｉ
C3は図１１のバイポーラトランジスタＱ３のコレクタ電
流、ＩC5は図１１のバイポーラトランジスタＱ２Ｎ−１
（Ｎ＝３であるのでＱ５）のコレクタ電流、Ｉ1 はこの
３つのコレクタ電流の合成電流である。
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器の出力電流（真数表示）を示し、縦軸はこの出力電流
であり、横軸は入力電圧である。図１２は、図１１にお
けるＮが３の場合の特性を示したものであり、ＩC1は図
１１のバイポーラトランジスタＱ１のコレクタ電流、Ｉ
C3は図１１のバイポーラトランジスタＱ３のコレクタ電
流、ＩC5は図１１のバイポーラトランジスタＱ２Ｎ−１
（Ｎ＝３であるのでＱ５）のコレクタ電流、Ｉ1 はこの
３つのコレクタ電流の合成電流である。
【００５２】また、図１３は、アンバランス・エミッタ
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の出力
電流特性をｄＢ表示したものである。
デジェネレーションされたバイポーラ不平衡差動対に直
流オフセット電圧を畳重した擬似対数半波整流器の出力
電流特性をｄＢ表示したものである。
【００５３】図１３には、並列接続されるそれぞれのア
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数整流器の
出力電流（ｄＢ表示）を示す。
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数整流器の
出力電流（ｄＢ表示）を示す。
【００５４】したがって、並列接続されるそれぞれのア
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器を用いた場合も、図１に示す回路図と同様に回路を組
むことでバイポーラログアンプが実現できる。
ンバランス・エミッタデジェネレーションされた不平衡
差動対にバイアスオフセットを加えた擬似対数半波整流
器を用いた場合も、図１に示す回路図と同様に回路を組
むことでバイポーラログアンプが実現できる。
【００５５】以上は、半波整流器で対数増幅回路を実現
する方法を実施例で示したが、並列接続される差動対の
数を偶数個にし、２対の差動対を同一とし、印加される
直流オフセット電圧の極性を逆にすれば、両波整流器の
構成となる。以下に、両波整流器の特性が２乗特性に近
いことを述べる。
する方法を実施例で示したが、並列接続される差動対の
数を偶数個にし、２対の差動対を同一とし、印加される
直流オフセット電圧の極性を逆にすれば、両波整流器の
構成となる。以下に、両波整流器の特性が２乗特性に近
いことを述べる。
【００５６】ＭＯＳプロセスの場合には、数１に示され
る差動対の正規化差動出力電流ｆM（ｘ）、すなわちΔ
ＩD ／Ｉ01は数１８で近似できる。
る差動対の正規化差動出力電流ｆM（ｘ）、すなわちΔ
ＩD ／Ｉ01は数１８で近似できる。
【００５７】
【数１８】 数１８においてＸ3 までとると、近似誤差は３％以下と
なる。
なる。
【００５８】ここで、数１９に関数Ф（Ｖi ）を定義す
る。
る。
【００５９】
【数１９】 のときには数１と数１９は等しくなる。
【００６０】図２に重ねてΔＩD の特性と数１８との近
似を一点鎖線で比較して示す。近似誤差は３％以内であ
り、良好な近似であるといえる。
似を一点鎖線で比較して示す。近似誤差は３％以内であ
り、良好な近似であるといえる。
【００６１】また、近似式Ф（Ｖi ）も正規化すると、
数２０で表わされる。
数２０で表わされる。
【００６２】
【数２０】 図１４は直流オフセット電圧を畳重したＭＯＳ両波整流
器の回路図である。
器の回路図である。
【００６３】図１４に示す入力対に印加されるセット電
圧ＶK とおくと、出力が並列接続された２対のソース結
合差動対の差動出力電流ΔＩOSM は数２１で表わされ
る。
圧ＶK とおくと、出力が並列接続された２対のソース結
合差動対の差動出力電流ΔＩOSM は数２１で表わされ
る。
【００６４】
【数２１】 また、これを正規化すると数２２で表わされる。
【００６５】
【数２２】
【００６６】数２１は、数１９で定義される近似式で表
すと数２３のように近似できる。
すと数２３のように近似できる。
【００６７】
【数２３】 路とみなせられる。
【００６８】図１５は、直流オフセット電圧を畳重した
ＭＯＳ両波整流器の出力電流特性である。
ＭＯＳ両波整流器の出力電流特性である。
【００６９】次に、図１５に、直流バイアスオフセット
電圧を畳重して実現されるＭＯＳ両波整流器の入出力特
性が２乗特性に近いことを示す。
電圧を畳重して実現されるＭＯＳ両波整流器の入出力特
性が２乗特性に近いことを示す。
【００７０】図１５において、直流オフセット電圧ＶK
をＶOSj とおき、Ｉ0j、βj と置き換えるとわかるよう
に、それぞれでテール電流とトランスコンダクタンスパ
ラメータとの積を異ならせ、直流オフセット電圧値をそ
の積の適当な常数値（１より小）に設定すれば、それぞ
れ特性の異なる両波整流器が得られ、複数個の両波整流
器を並列接続することで擬似対数両波整流特性に近づけ
られる。
をＶOSj とおき、Ｉ0j、βj と置き換えるとわかるよう
に、それぞれでテール電流とトランスコンダクタンスパ
ラメータとの積を異ならせ、直流オフセット電圧値をそ
の積の適当な常数値（１より小）に設定すれば、それぞ
れ特性の異なる両波整流器が得られ、複数個の両波整流
器を並列接続することで擬似対数両波整流特性に近づけ
られる。
【００７１】同様に、バイポーラプロセスにおいても、
直流バイアスオフセット電圧を印加することで両波整流
器が実現できる。そこで、バイポーラプロセスにより実
現した直流オフセット電圧を畳重したバイオポーラ両波
整流器の回路図を図１６に示す。
直流バイアスオフセット電圧を印加することで両波整流
器が実現できる。そこで、バイポーラプロセスにより実
現した直流オフセット電圧を畳重したバイオポーラ両波
整流器の回路図を図１６に示す。
【００７２】図１６において、差動出力電流ΔＩOSB
は、直流オフセット電圧をＶK とすると数２４で表わさ
れる。
は、直流オフセット電圧をＶK とすると数２４で表わさ
れる。
【００７３】
【数２４】 また、これを正規化すると数２５で表わされる。
【００７４】
【数２５】 なお、ｆB （ｘ）はテール電流Ｉ0 で駆動されるバイポ
ーラ整合差動対の正規化差動出力電流であり、数２６で
表わされる。
ーラ整合差動対の正規化差動出力電流であり、数２６で
表わされる。
【００７５】
【数２６】 ｆB （ｘ）＝ΔＩC ／( αF Ｉ0)＝ｔａｎｈ（ｘ／２） 図１７は、直流オフセット電圧を畳重したバイオポーラ
両波整流器の出力電流特性である。
両波整流器の出力電流特性である。
【００７６】次に、図１７に、直流バイアスオフセット
電圧を畳重して実現されるバイポーラ両波整流器の入出
力特性が２乗特性に近いことを示す。
電圧を畳重して実現されるバイポーラ両波整流器の入出
力特性が２乗特性に近いことを示す。
【００７７】図１５において、各差動対にバイポーラ両
波整流器の入出力特性のエミッタ抵抗を挿入すると、ス
ロープが緩やかになり、入力電圧範囲が広がるが、両波
整流器としての特性は残る。従って、特性の異なる複数
個の両波整流器を並列接続して擬似両波整流器を構成で
きる。
波整流器の入出力特性のエミッタ抵抗を挿入すると、ス
ロープが緩やかになり、入力電圧範囲が広がるが、両波
整流器としての特性は残る。従って、特性の異なる複数
個の両波整流器を並列接続して擬似両波整流器を構成で
きる。
【００７８】
【発明の効果】以上説明したように、本発明の対数増幅
回路は、電流源の数を減らせられ、しかも、出力対に接
続されるトランジスタの個数も最小面積の単位トランジ
スタ２個のコレクタあるいはドレインとすることもで
き、付加される容量値を小さくできるので、同じ入力周
波数でみた場合に消費電流を減らせられるという効果が
ある。
回路は、電流源の数を減らせられ、しかも、出力対に接
続されるトランジスタの個数も最小面積の単位トランジ
スタ２個のコレクタあるいはドレインとすることもで
き、付加される容量値を小さくできるので、同じ入力周
波数でみた場合に消費電流を減らせられるという効果が
ある。
【図１】本発明の一実施例のＣＭＯＳプロセスによる対
数増幅回路のブロック図である。
数増幅回路のブロック図である。
【図２】ＭＯＳ整合差動対の正規化出力電流特性とその
近似式の特性である。
近似式の特性である。
【図３】直流オフセット電圧を畳重したＭＯＳ擬似対数
半波整流器の回路図である。
半波整流器の回路図である。
【図４】直流オフセット電圧を畳重したＭＯＳ擬似対数
半波整流器の出力電流特性である。
半波整流器の出力電流特性である。
【図５】直流オフセット電圧を畳重したＭＯＳ擬似対数
半波整流器の出力電流特性（ｄＢ表示）である。
半波整流器の出力電流特性（ｄＢ表示）である。
【図６】直流オフセット電圧を畳重したバイポーラ擬似
対数半波整流器の回路図である。
対数半波整流器の回路図である。
【図７】直流オフセット電圧を畳重したバイポーラ擬似
対数半波整流器の出力電流特性である。
対数半波整流器の出力電流特性である。
【図８】直流オフセット電圧を畳重したバイポーラ擬似
対数半波整流器の出力電流特性（ｄＢ表示）である。
対数半波整流器の出力電流特性（ｄＢ表示）である。
【図９】アンバランス・エミッタデジェネレーションさ
れたバイポーラ不平衡差動対の回路図である。
れたバイポーラ不平衡差動対の回路図である。
【図１０】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対の出力電流特性である。
されたバイポーラ不平衡差動対の出力電流特性である。
【図１１】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の回路図である。
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の回路図である。
【図１２】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性である。
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性である。
【図１３】アンバランス・エミッタデジェネレーション
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性（ｄＢ表
示）である。
されたバイポーラ不平衡差動対に直流オフセット電圧を
畳重した擬似対数半波整流器の出力電流特性（ｄＢ表
示）である。
【図１４】直流オフセット電圧を畳重したＭＯＳ両波整
流器の回路図である。
流器の回路図である。
【図１５】直流オフセット電圧を畳重したＭＯＳ両波整
流器の出力電流特性である。
流器の出力電流特性である。
【図１６】直流オフセット電圧を畳重したバイオポーラ
両波整流器の回路図である。
両波整流器の回路図である。
【図１７】直流オフセット電圧を畳重したバイオポーラ
両波整流器の出力電流特性である。
両波整流器の出力電流特性である。
Ａ１〜Ａｎ 差動増幅器 Ｍ１１〜Ｍ１４、Ｍ２１〜Ｍ２４ ＭＯＳトランジスタ Ｍ(n+1)1〜Ｍ(n+1)4 ＭＯＳトランジスタ Ｍ１０、Ｍ２０ ＭＯＳトランジスタ Ｃ01〜Ｃ0(n+1) コンデンサ
Claims (2)
- 【請求項１】 多段に縦続接続される差動増幅器と、各
々の差動増幅器の入力または出力に直流オフセット電圧
を畳重する手段と、それぞれを入力とする差動対と、各
差動対の出力電流を加算する加算器とを有することを特
徴とする対数増幅回路。 - 【請求項２】 各々の差動増幅器の入力または出力に直
流オフセット電圧を畳重する複数個の手段と、それぞれ
を入力とする複数個の特性の等しくない差動対とを有す
ることを特徴とする請求項１に記載の対数増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5196994A JP2836452B2 (ja) | 1993-07-14 | 1993-07-14 | 対数増幅回路 |
| GB9414053A GB2280052B (en) | 1993-07-14 | 1994-07-12 | Logarithmic amplifying circuit based on the bias-offset technique |
| CA002127854A CA2127854C (en) | 1993-07-14 | 1994-07-12 | Logarithmic amplifying circuit based on the bias-offset technique |
| US08/274,413 US5506537A (en) | 1993-07-14 | 1994-07-13 | Logarithmic amplifying circuit based on the bias-offset technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5196994A JP2836452B2 (ja) | 1993-07-14 | 1993-07-14 | 対数増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730353A true JPH0730353A (ja) | 1995-01-31 |
| JP2836452B2 JP2836452B2 (ja) | 1998-12-14 |
Family
ID=16367065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5196994A Expired - Lifetime JP2836452B2 (ja) | 1993-07-14 | 1993-07-14 | 対数増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5506537A (ja) |
| JP (1) | JP2836452B2 (ja) |
| CA (1) | CA2127854C (ja) |
| GB (1) | GB2280052B (ja) |
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| JP2018164394A (ja) * | 2017-03-27 | 2018-10-18 | ローム株式会社 | スイッチング電源及びその地絡検出方法 |
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| JP2885281B2 (ja) * | 1996-11-20 | 1999-04-19 | 日本電気株式会社 | Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路 |
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1993
- 1993-07-14 JP JP5196994A patent/JP2836452B2/ja not_active Expired - Lifetime
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1994
- 1994-07-12 GB GB9414053A patent/GB2280052B/en not_active Expired - Fee Related
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- 1994-07-13 US US08/274,413 patent/US5506537A/en not_active Expired - Fee Related
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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