JPH07288298A - 半導体チップ及びそれを用いた半導体パッケージ - Google Patents

半導体チップ及びそれを用いた半導体パッケージ

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JPH07288298A
JPH07288298A JP6103184A JP10318494A JPH07288298A JP H07288298 A JPH07288298 A JP H07288298A JP 6103184 A JP6103184 A JP 6103184A JP 10318494 A JP10318494 A JP 10318494A JP H07288298 A JPH07288298 A JP H07288298A
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semiconductor
pad
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Chikamochi Taya
周望 田谷
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Dai Nippon Printing Co Ltd
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Abstract

(57)【要約】 【目的】 半導体チップの高集積化、高速動作化に伴
う、チップの発熱量の増大化に対応できる、熱放散性の
良い、半導体チップおよび半導体パッケージを提供す
る。 【構成】 半導体素子のパッシベーション膜上に、金
属、セラミック、炭素繊維、ダイヤモンドから選ばれた
1種以上の材料からなる放熱用パッドを設けた半導体チ
ップ及び該半導体チップを搭載した半導体パッケージ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は,高熱放散性の半導体パ
ッケージに関するもので、詳しくは熱放散性の良い半導
体チップとこの半導体チップを搭載した半導体パッケー
ジに関するものである。
【0002】
【従来の技術】従来より用いられている半導体チップ並
びにプラスチックリードフレームパッケージの構造は、
図9aに示されるような構造である。このプラスチック
リードフレームパッケージは、半導体素子を鉄−ニッケ
ル合金等からなるリードフレームに搭載した後に、樹脂
により封止してパッケージとしたもので、一般に、図9
aのように、半導体チップ1A、半導体チップAを搭載
するダイパッド部6Aや周囲の回路との電気的接続を行
うためのリード部5A、該リード部5Aと半導体チップ
1Aの電極パッド3Aとを電気的に接続するためのワイ
ヤ7A、半導体チップ1Aを封止して外界からの応力、
汚染から守る樹脂8A等からなっている。このようなプ
ラスチックリードフレームパッケージでは、熱を発生す
る半導体チップの周囲を熱伝導率の低い樹脂が占めるた
め、発熱量の多くなる消費電力の多いチップは搭載でき
なかった。この為、消費電力が多い半導体チップのパッ
ケージには、パッケージの封止に熱伝導率の高いセラミ
ックを用いたPGA(Pin Grid Array)
やセラミックリードフレームパッケージを用いたり、あ
るいはパッケージ表面にヒートシンクと呼ばれる放熱板
を取り付けたり、あるいは空気をパッケージ表面あるい
は前記放熱板に吹き付け強制冷却するなどの対策が用い
られてきたが、半導体価格の低価格化や、エネルギー節
約の点よりこれらの方法を用いることは、難しくなって
いる。そこで図9bに示す熱放散性が向上した低価格な
ヒートスプレッダ付きリードフレームパッケージが開発
された。図9bのように、ヒートスプレッダ10を設け
たリードフレームパッケージは、従来のプラスチックリ
ードフレームパッケージに、ヒートスプレッダと呼ばれ
る熱伝導率の高い金属あるいは、セラミックを材料とす
る板を半導体チップの回路形成面の反対側の面に取付け
た構造で、半導体チップ1Bの熱が、周囲の樹脂8Bで
はなく、主にヒートスプレッダ10を経由することによ
り、パッケージ表面に拡散し熱放散性を高める構造にな
っている。ヒートスプレッダ付きリードフレームパッケ
ージの例としては、特開平02−11351号等に示さ
れている。このヒートスプレッダ付きリードフレームパ
ッケージにより、従来よりも消費電力の多い半導体チッ
プを搭載できるようになってきた。
【0003】
【発明が解決しようとする課題】しかしながら、このヒ
ートスプレッダ付きリードフレームパッケージにおいて
も、最も発熱量の多い半導体チップの回路形成面からヒ
ートスプレッダまでの熱放散経路には熱伝導率の低い樹
脂や接着剤があり、これらが熱拡散の律速となるため
に、消費電力の多いチップの搭載には限界があり、問題
となっていた。又、更なる、半導体チップの高集積化、
高速動作化に伴う発熱量の増大化に対しその対応が求め
られていた。本発明は、このような状況のもと、上記の
従来の熱放散性対応パッケージに比べ、更に熱放散性を
向上させたパッケージを安価なものとして提供しようと
するもので、且つ、そのようなパッケージ構造を実現さ
せるための半導体チップを提供しようとするものであ
る。
【0004】
【課題を解決するための手段】本発明の半導体チップ
は、半導体素子のパッシベーション膜上に、金属、セラ
ミック、炭素繊維、ダイヤモンドから選ばれた1種以上
の材料からなる放熱用パッドを設けたものである。そし
て、上記放熱用パッドに放熱板を固着させたものであ
る。又、本発明の半導体パッケージは、上記放熱用パッ
ドを持つ半導体チップを搭載したものである。そして、
上記半導体パッケージは、放熱用パッドのパッケージ外
側の面に放熱板を固着させてあるものであり、該放熱板
の少なくとも一部がパッケージ樹脂部外に露出するよう
にしたものである。
【0005】本発明の半導体パッケージは、最も温度の
高くなる半導体チップ回路形成面のパッシベーション膜
上に、熱伝導率の高い材料で構成した放熱用パッドを形
成したもので、放熱用パッドをパッケージの表面に露出
させ、該放熱用パッドを経由して、あるいは放熱用パッ
ドにより半導体チップと放熱用の部材(以後、これを放
熱板と言う。)との接合を行い、該部材を経由して、あ
るいは放熱用パッドをパッケージ樹脂部で覆った状態に
し、該樹脂を経由して、半導体チップ表面の熱を速か
に、半導体パッケージ表面に伝えることにより、熱放散
性を上げたものである。これにより、従来のパッケージ
に比べ、より消費電力の大きい半導体チップの搭載を可
能としているものである。本発明の半導体チップは、上
記半導体パッケージ構造を可能にするためのもので、ウ
エハ上に作製された半導体チップ上のパッシベーション
膜上に、放熱性の良い、金属、セラミック、炭素繊維、
ダイヤモンドから選ばれた1種以上の材料からなる、放
熱用パッドを設けた、放熱性の良いチップである。又、
該放熱用パッド上に、更に、放熱性の良い、金属、セラ
ミック、炭素繊維、ダイヤモンドから選ばれた1種以上
の材料からなる、放熱板を固着させることにより、パッ
ケージに用いられた場合には、より放熱性の良いものと
できる。上記放熱用パッドは、パッシベーション膜上
に、1個乃至複数個、必要に応じて設けることができ
る。本発明の半導体パッケージは、放熱用パッドを介し
て放熱板を設けることにより、パッシベーション膜上に
放熱用パッドだけを設けた場合に比べ、熱放散性をさら
に向上させているものであり、放熱板の一部をパッケー
ジ樹脂の外部に露出させることによりその効果を大とし
ている。
【0006】
【作用】本発明の半導体パッケージは、上記のような構
成にすることにより、半導体チップ回路面で生じた熱
を、回路面側から放熱用パッドを経由して、直接ないし
放熱板を経て、あるいはパッケージ樹脂を経て、パッケ
ージの外部まで伝達させており、放熱性の高いものとし
ている。そして、本発明の半導体チップは、このような
構成にすることにより、上記放熱性の良い半導体パッケ
ージの作製を可能とするものであり、各種のパッケージ
へ適応できるものとしている。特に、プラスチックパッ
ケージに用いられた場合には、安価なリードフレームパ
ッケージの作製を可能とするものである。
【0007】
【実施例】本発明の半導体チップの実施例を以下、図に
そって説明する。図1(a)は本発明の実施例の半導体
チップの要部を示す断面図であり、図1(b)は放熱用
パッド2のA1、A2における拡大断面図で、図1
(c)は電極パッド3のB1、B2における拡大断面図
である。図1中、1は半導体チップ、2は放熱用パッ
ド、3は電極パッド、4はパッシベーション膜を示す。
放熱用パッド2は、図1(b)に示すように、半導体チ
ップ上のパッシベーション膜4上に順に、Pd12、N
i−P13、Pb−1Sn14、Sn−37Pb15を
積層した構造である。電極パッド3は、図1(c)に示
すように、ALパッド11上に、放熱用パッド2と同様
に、順次、Pd1、Ni−P13、Pb−1Sn14、
Sn−37Pb15を積層した構造であり、放熱用パッ
ド2の作製時に、一緒に作製される。
【0008】本実施例半導体チップの放熱用パッド2
は、図7で示す半導体チップの製造工程(Bi−CMO
Sタイプの工程)の電極・放熱用パッド形成工程で形成
したものであるが、以下、図6にそって、放熱用パッド
2の作製工程を詳細に説明する。先ず、パッシベーショ
ン膜形成を終え、Al配線層形成工程を終えたウエハー
上に厚さ20μmのフオトレジストAZ LP−10
(日本ヘキスト社製メッキ用ポジ型フオトレジスト)を
形成した。該フオトレジストの形成は、ウエハー上に回
転数500rpm30秒でスピンコート塗布を行った
後、プリベークを90°C90秒、ベルト式ホットプレ
ート90°c5分間、空気循環型式オーブン90°C3
0分間行い、得たものである。次いで、g線(436n
m)露光機にて電極パッドと放熱用パッドの形状に対応
したマスクパターンを露光量1000mJ/cm2 で露
光を行い、AZ−303N25%超純水75%温度23
°Cの現像液中に60秒浸漬した後、超純水にて30秒
間リンスを行い、パッシベーション膜4上にフオトレジ
ストパターンを形成した。次いで、ポストプリベークを
ダイレクトホットプレート120°C90秒間行った。
次にpH2.7に調製したPdCl2 液中に、フオトレ
ジストパターンを形成したウエハーを30°c30分間
浸漬し、無電解メッキの下地となるPd層を形成した。
次いで、Pd層上に膜厚2μmのNi−P層を、無電解
メッキ液ICPニコロンU(奥野製薬工業社製、pH
5.1ニッケル濃度5.0g/l)85°Cの液中に1
5分間浸漬して形成した。フオトレジストを剥離した
後、洗浄、80°C30分間焼鈍を行った。次に、超音
波ハンダ付け装置を用い360°Cに予熱したウエハー
を370°CのPb−1Snのハンダ浴に超音波出力1
50W12秒間浸漬し、高さ25μmのPb−1Sn層
を形成した。次に、ウエハー上に放熱用パッドの形状に
対応した開口部を持つ厚さ120μmのマスクを感光性
ソルダーレジスト(奥野製薬工業株式会社製SO−20
10)を用いて形成した後に、超音波ハンダ付け装置を
用い厚さ120μmのPb−1Sn層を形成し、ソルダ
ーレジストの剥離を行った。次に、厚さ5μmの所定の
マスクを感光性ソルダーレジスト(奥野製薬工業株式会
社製SO−2010)を用いて形成した後に、超音波ハ
ンダ付け装置を用い220°cのSn−37Pbハンダ
浴に、超音波出力150W5秒間浸漬し、Pb−1Sn
層上に、高さ4μmのSn−37Pb層を形成し、ソル
ダーレジストの剥離を行った。
【0009】尚、放熱用パッドの形成方法としては、上
記方法に、特に限定される必要はない。以下に、別の放
熱用パッドの形成方法を挙げて簡単に説明しておく。先
ず、ウエハー上半導体素子のパッシベーション膜形成
後、ウエハー上にスパッタ法により銅薄膜を形成し、放
熱用パッドの形状に対応したマスクをレジストにより銅
薄膜上に形成する。次いで、エッチングにより放熱用パ
ッドの形状以外の銅薄膜を除去し、マスクに用いたレジ
ストの剥離を行った後に、電解メッキ法により、厚さ1
20μm以上の放熱用パッドの形成して、放熱用パッド
の形成を行う。
【0010】次に、本発明の半導体パッケージの第1の
実施例を挙げる。本実施例の半導体パッケージは、前記
実施例の放熱用パッド付き半導体チップをリードフレー
ムプラスチックパッケージに用いたもので、放熱用パッ
ドに放熱板を固着させ、該放熱板の一部をパッケージ樹
脂の外部に露出させた構造のものである。図2は、本実
施例の半導体パッケージ20を示す図であり、図2中、
21は半導体チップ、22は放熱用パッド、23は電極
パッド、24はパッシベーション膜、25はリード、2
6はダイパッド、27はワイヤ、28は樹脂、29は放
熱板である。放熱用パッド22は半導体チップ21のパ
ッシベーション膜24上に形成されており、放熱用パッ
ド22に放熱板29が固着され、放熱板29の一部が半
導体パッケージ20表面から露出するように、樹脂28
により封止されている。放熱板29は、放熱用パッド2
2に形成されているSn−37Pb層により半導体チッ
プ21とハンダ接合している。このような構造にするこ
とにより、半導体チップ回路面で生じた熱を、回路面側
から放熱用パッド22、金属製放熱板29を経由してパ
ッケージの外部まで伝達しており、放熱性の高いものと
している。図2に示される上記本実施例のパッケージを
分かり易くする為、前記実施例の放熱用パッド付き半導
体チップをリードフレームに搭載した状態を示す図8を
挙げて簡単に説明しておく。図8に示されるように、放
熱用パッド22は4個設けられており、半導体チップ2
1はリードフレームのダイパッド部26にエポキシ系の
ダイボンデング接着剤CRM−1145(住友ベークラ
イト社製)にて接着した後に、リードとチップ上の電極
パッドの一部がワイヤボンデイングされている。従っ
て、図2に示される本実施例のパッケージは、放熱用パ
ッド24を4個設設したものである。
【0011】次に、本発明の半導体パッケージの第2の
実施例を挙げる。本実施例の半導体パッケージも、前記
実施例の放熱用パッド付き半導体チップをリードフレー
ムプラスチックパッケージに用いたもので、放熱用パッ
ドに放熱板を固着させたもので、該放熱板全体をパッケ
ージ樹脂の外部に露出させた構造のものである。図3
は、本実施例の半導体パッケージを示す図であり、図3
中、31は半導体チップ、32は放熱用パッド、33は
電極パッド、34はパッシベーション膜、35はリー
ド、36はダイパッド、37はワイヤ、38は樹脂、3
9は放熱板である。放熱用パッド32は、半導体チップ
31のパッシベーション膜34上に形成されているが、
放熱用パッド32の一部が、パッケージ樹脂の外部に露
出しており、この露出した面側に放熱板39が固着し、
放熱板39全体がパッケージ樹脂38表面から露出して
いる。本実施例の場合、前記実施例の半導体チップをリ
ードフレームに装着した後に、半導体チップと半導体パ
ッケージを構成するパッケージ外部に露出した放熱板と
をSn−37Pb層により240°C4秒間2kgの条
件で熱圧着法で接着し、その後に樹脂封止を行った。こ
の構造の場合も、半導体チップ回路面で生じた熱を、放
熱用パッド32、金属製放熱板39を経由してパッケー
ジの外部まで伝達し、放熱性の高いものとしている。
【0012】次に、本発明の半導体パッケージの第3の
実施例を挙げる。本実施例の半導体パッケージも、前記
実施例の放熱用パッド付き半導体チップをリードフレー
ムプラスチックパッケージに用いたもので、放熱用パッ
ドに放熱板を固着させ、該放熱板全体をパッケージ樹脂
の内部に設けた構造のものである。 図4は、本実施例
の半導体パッケージを示す図であり、図4中、41は半
導体チップ、42は放熱用パッド、43は電極パッド、
44はパッシベーション膜、45はリード、46はダイ
パッド、47はワイヤ、48は樹脂、49は放熱板であ
る。この構造の場合は、半導体チップ回路面で生じた熱
を、回路面側から放熱用パッド42、金属製放熱板49
を経て、さらに樹脂を経てパッケージの外部まで伝達
し、放熱するものであるが、放熱性の点では上記の各実
施例パッケージには劣るが、全体を樹脂で覆った構造と
していることより、パッケージクラック等の面では優れ
ている。
【0013】次に、本発明の半導体パッケージの第4の
実施例を挙げる。本実施例の半導体パッケージも、前記
実施例の放熱用パッド付き半導体チップをリードフレー
ムプラスチックパッケージに用いたもので、放熱用パッ
ドの一部をパッケージ樹脂の外部に露出した構造のもの
である。図5は、本実施例の半導体パッケージを示す図
であり、図5中、51は半導体チップ、52は放熱用パ
ッド、53は電極パッド、54はパッシベーション膜、
55はリード、56はダイパッド、57はワイヤ、58
は樹脂、59は放熱板である。この構造の場合は、半導
体チップ回路面で生じた熱を、回路面側から、放熱用パ
ッド52を経てパッケージの外部まで伝達し、放熱する
ものである。
【0014】尚、上記半導体パッケージの実施例におい
ては、リードフレームプラスチックパッケージに前記実
施例半導体チップを搭載したが、これ以外のパッケージ
にも搭載が可能である。例えば、TAB(Tape A
utomated Bonding)、BGA(Bal
l Grid Array)のような表面実装パッケー
ジやPGA(Pin Grid Array)、MCM
(Multi Chip Module)などのパッケ
ージに搭載が可能である。
【0015】
【発明の効果】本発明の半導体チップは、上記のよう
に、各種の半導体パッケージヘ適用できるもので、本発
明の半導体チップを用いることにより、半導体デバイス
の熱放散性が高まり、消費電力の大きいチップを、熱放
散性の低い半導体パッケージに搭載することを可能にし
ている。プラスチックパッケージに適用された場合に
は、従来のような放熱性の為の構造を必要とせず、パッ
ケージ自体を安価なものとできる。又、本発明の半導体
パッケージは、このような構造にすることにより、熱放
散性の高いものとしており、消費電力の大きいチップの
搭載を可能としている。結局、本発明の半導体チップ及
び半導体パッケージは、従来消費電力の大きい半導体チ
ップを使用する電子機器システムの低コスト化を可能と
している。
【図面の簡単な説明】
【図1】本発明の半導体チップ実施例の断面図
【図2】本発明半導体パッケージの第一の実施例断面図
【図3】本発明半導体パッケージの第二の実施例断面図
【図4】本発明半導体パッケージの第三の実施例断面図
【図5】本発明半導体パッケージの第四の実施例断面図
【図6】放熱用パットの製造工程を説明するための工程
【図7】半導体チップの製造工程を説明するための工程
【図8】本発明の半導体チップをリードフレーム搭載し
た図
【図9】従来のリードフレームパッケージを説明するた
めの図
【符号の説明】
1 半導体チップ 2 放熱用パッド 3 電極パッド 4 パッシベーション膜 11 Alパッド 12 Pd 13 Ni−P 14 Pb−1Sn 15 Sn−37Pd 21、31、41、51 半導体チップ 22、32、42、52 放熱用パッド 23、33、43、53 電極パッド 24、34、44、54 パッシベーション膜 25、35、45、55 リード 26、36、46、56 ダイパッド 27、37、47、57 ワイヤ 28、38、48、58 樹脂 29、39、49、59 放熱板 1A、1B 半導体チップ 3A、3B 電極パッド 4A、4B パッシベーション膜 5A、5B リード 6A、6B ダイパッド 7A、7B ワイヤ 8A、8B 樹脂 10 ヒートスプレッダ

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子のパッシベーション膜上に、
    金属、セラミック、炭素繊維、ダイヤモンドから選ばれ
    た1種以上の材料からなる放熱用パッドを設けたことを
    特徴とする半導体チップ。
  2. 【請求項2】 請求項1記載の放熱用パッドに放熱板を
    固着させたことを特徴とする半導体チップ。
  3. 【請求項3】 請求項1記載の放熱用パッドを持つ半導
    体チップを搭載したことを特徴とする半導体パッケー
    ジ。
  4. 【請求項4】 請求項3において、放熱用パッドのパッ
    ケージ外側の面に放熱板を固着させてあることを特徴と
    する半導体パッケージ。
  5. 【請求項5】 請求項4において、放熱板の少なくとも
    一部がパッケージ樹脂部外に露出するようにしたことを
    特徴とする半導体パッケージ。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100963207B1 (ko) * 2006-06-20 2010-06-16 브로드콤 코포레이션 집적회로 패키지에서 다이들 상의 과열점들에 대한 열적향상
JP2012151172A (ja) * 2011-01-17 2012-08-09 Fujitsu Ltd 半導体装置及びその製造方法
US9029989B2 (en) 2012-09-24 2015-05-12 Samsung Electronics Co., Ltd. Semiconductor package and semiconductor devices with the same
FR3059465A1 (fr) * 2016-11-30 2018-06-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Systeme microelectronique a dissipation de chaleur
CN110323185A (zh) * 2018-03-28 2019-10-11 英飞凌科技股份有限公司 半导体封装系统

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100963207B1 (ko) * 2006-06-20 2010-06-16 브로드콤 코포레이션 집적회로 패키지에서 다이들 상의 과열점들에 대한 열적향상
JP2012151172A (ja) * 2011-01-17 2012-08-09 Fujitsu Ltd 半導体装置及びその製造方法
US9029989B2 (en) 2012-09-24 2015-05-12 Samsung Electronics Co., Ltd. Semiconductor package and semiconductor devices with the same
FR3059465A1 (fr) * 2016-11-30 2018-06-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Systeme microelectronique a dissipation de chaleur
CN110323185A (zh) * 2018-03-28 2019-10-11 英飞凌科技股份有限公司 半导体封装系统
CN110323185B (zh) * 2018-03-28 2023-10-31 英飞凌科技股份有限公司 半导体封装系统

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