JPH07273636A - Ｔｔｌ／ｃｍｏｓインターフェース回路 - Google Patents
Ｔｔｌ／ｃｍｏｓインターフェース回路Info
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- JPH07273636A JPH07273636A JP6325111A JP32511194A JPH07273636A JP H07273636 A JPH07273636 A JP H07273636A JP 6325111 A JP6325111 A JP 6325111A JP 32511194 A JP32511194 A JP 32511194A JP H07273636 A JPH07273636 A JP H07273636A
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- JP
- Japan
- Prior art keywords
- circuit
- terminal
- interface circuit
- logic gate
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 温度や供給電圧の変動に影響されないような
トリッピングしきい値を持つTTL/CMOSインターフェース
回路の提供。 【構成】 インターフェース回路は入力段(Si)と出力段
(Su)とを含み、入力段(Si)にある一対のインバータ(M2,
M3及びM5,M6)は電流鏡像回路(M1,M4) を通して電圧を供
給される。第１インバータは TTLトリッピングしきい値
に等しい規準電圧(VREF)に接続される入力端子と電流鏡
像回路(M1,M4) の制御端子(A) に接続される出力端子と
を持つ。第２インバータはインターフェース回路の入力
端子を形成する入力端子(IN)と出力段(Su)に接続される
出力端子とを持つ。インターフェース回路にはCMOSタイ
プの供給電圧に等しい電圧が供給される。
トリッピングしきい値を持つTTL/CMOSインターフェース
回路の提供。 【構成】 インターフェース回路は入力段(Si)と出力段
(Su)とを含み、入力段(Si)にある一対のインバータ(M2,
M3及びM5,M6)は電流鏡像回路(M1,M4) を通して電圧を供
給される。第１インバータは TTLトリッピングしきい値
に等しい規準電圧(VREF)に接続される入力端子と電流鏡
像回路(M1,M4) の制御端子(A) に接続される出力端子と
を持つ。第２インバータはインターフェース回路の入力
端子を形成する入力端子(IN)と出力段(Su)に接続される
出力端子とを持つ。インターフェース回路にはCMOSタイ
プの供給電圧に等しい電圧が供給される。
Description
【０００１】
【産業上の利用分野】本発明は、異なるタイプの集積回
路を相互に結合するためのインターフェース回路に関
し、そのうち特に TTLタイプのディジタル論理回路をCM
OSタイプの処理回路に結合するためのインターフェース
回路に関する。
路を相互に結合するためのインターフェース回路に関
し、そのうち特に TTLタイプのディジタル論理回路をCM
OSタイプの処理回路に結合するためのインターフェース
回路に関する。
【０００２】いくつかの適用分野では論理信号のレベル
がより高いCMOS処理レベルに適切に変換されることを必
要とする。
がより高いCMOS処理レベルに適切に変換されることを必
要とする。
【０００３】以上の機能を果たすインターフェース回路
の重要な性質として、HF又は VHF帯の周波数で動作可能
であり、消費電力が低く、集積面積が小さいという要求
条件がある。
の重要な性質として、HF又は VHF帯の周波数で動作可能
であり、消費電力が低く、集積面積が小さいという要求
条件がある。
【０００４】
【従来の技術】これらの条件を満たす最も簡単な回路は
インバータの連鎖で構成され、それはTTLタイプの論理
信号を増幅し且つ出力信号エッジの高速を維持すること
を許容するものである。
インバータの連鎖で構成され、それはTTLタイプの論理
信号を増幅し且つ出力信号エッジの高速を維持すること
を許容するものである。
【０００５】典型的な解答は、約5VというCMOSレベルの
電圧を供給される２つのインバータを用い、その各々が
同じ入力信号で駆動されるゲート電極を持つ一対のコン
プリメンタリ電界効果トランジスタを含む、というもの
である。
電圧を供給される２つのインバータを用い、その各々が
同じ入力信号で駆動されるゲート電極を持つ一対のコン
プリメンタリ電界効果トランジスタを含む、というもの
である。
【０００６】第１インバータのスイッチングしきい値は
TTL論理信号のトリッピングしきい値に等しい値、すな
わち1.4Vでなければならない。
TTL論理信号のトリッピングしきい値に等しい値、すな
わち1.4Vでなければならない。
【０００７】従って、入力論理信号の第１インバータへ
のコピイ信号は、典型的なCMOS回路の信号のレベルで第
２インバータに出力されることができる。
のコピイ信号は、典型的なCMOS回路の信号のレベルで第
２インバータに出力されることができる。
【０００８】インバータ連鎖によるインターフェース回
路の正常な動作にとって最も厳しい要因は第１インバー
タの大きさであって、その理由は第１インバータのスイ
ッチングしきい値が正確に TTLのトリッピングしきい値
の中心に来るようにしなければならないからである。
路の正常な動作にとって最も厳しい要因は第１インバー
タの大きさであって、その理由は第１インバータのスイ
ッチングしきい値が正確に TTLのトリッピングしきい値
の中心に来るようにしなければならないからである。
【０００９】ところがその中心化の精度は、集積化の過
程の特性の変動及び動作中の温度や供給電圧の変動によ
って著しく低下する。
程の特性の変動及び動作中の温度や供給電圧の変動によ
って著しく低下する。
【００１０】この問題に対する幾つかの解答が当業者に
とって既知であり、そのうち特に効果的なものは、 TTL
レベルとCMOSレベルの中間レベルで供給電圧を第１イン
バータに供給し、しきい値が低くゲート電極がその中間
レベルの電圧で駆動される電界効果トランジスタを第１
インバータと第２インバータとの中間に直列に接続す
る、というものである。
とって既知であり、そのうち特に効果的なものは、 TTL
レベルとCMOSレベルの中間レベルで供給電圧を第１イン
バータに供給し、しきい値が低くゲート電極がその中間
レベルの電圧で駆動される電界効果トランジスタを第１
インバータと第２インバータとの中間に直列に接続す
る、というものである。
【００１１】以上のアプローチは本出願の出願人による
イタリア国特許第 1228175号に記載されている。
イタリア国特許第 1228175号に記載されている。
【００１２】
【発明が解決しようとする課題】本発明が解決しようと
する課題とは、 TTLタイプの回路をCMOSタイプの回路に
結合するインターフェース回路であって、簡単な回路構
成によるものであり、且つ唯１種類の電源を用いて、集
積過程のパラメタのいかなる変動にもまた温度や供給電
圧の変動にも影響されない動作特性をもつものを提供す
ることである。
する課題とは、 TTLタイプの回路をCMOSタイプの回路に
結合するインターフェース回路であって、簡単な回路構
成によるものであり、且つ唯１種類の電源を用いて、集
積過程のパラメタのいかなる変動にもまた温度や供給電
圧の変動にも影響されない動作特性をもつものを提供す
ることである。
【００１３】
【課題を解決するための手段】以上の課題は本明細書の
特許請求の範囲に記載のインターフェース回路により解
決される。
特許請求の範囲に記載のインターフェース回路により解
決される。
【００１４】本発明のインターフェース回路の特徴及び
利点は、以下の図面を参照する実施例の詳細な説明によ
って明らかにされる。
利点は、以下の図面を参照する実施例の詳細な説明によ
って明らかにされる。
【００１５】
【実施例】本発明によるインターフェース回路は入力段
及び出力段を含み、図面ではそれらをSi及びSuと記す。
及び出力段を含み、図面ではそれらをSi及びSuと記す。
【００１６】これらの入力段及び出力段は論理ゲート回
路タイプである。本発明によれば使用できる論理ゲート
には、図面に示した好適実施例におけるインバータ又は
トリガー以外にも、幾つかのタイプがある。
路タイプである。本発明によれば使用できる論理ゲート
には、図面に示した好適実施例におけるインバータ又は
トリガー以外にも、幾つかのタイプがある。
【００１７】入力段も出力段と同様に TTL回路に結合し
ようとするCMOS回路の電圧に等しい電圧(5V)を供給する
電圧発生器の１番目の GND端子と２番目の VDD端子と間
に接続され、その構造は論理タイプの異なる回路エレメ
ントの柔軟性のある使用を許容するものである。
ようとするCMOS回路の電圧に等しい電圧(5V)を供給する
電圧発生器の１番目の GND端子と２番目の VDD端子と間
に接続され、その構造は論理タイプの異なる回路エレメ
ントの柔軟性のある使用を許容するものである。
【００１８】実際に入力段は、供給電圧発生器の２つの
端子間に直列に接続された電流鏡像(current mirror)タ
イプの回路構造を持つ１番目及び２番目の論理ゲート回
路を有する。
端子間に直列に接続された電流鏡像(current mirror)タ
イプの回路構造を持つ１番目及び２番目の論理ゲート回
路を有する。
【００１９】図面に示すのは本発明によるインターフェ
ース回路であって、これはCMOSタイプの技術によりモノ
リシックに集積化できる。
ース回路であって、これはCMOSタイプの技術によりモノ
リシックに集積化できる。
【００２０】図示のように、１番目及び２番目の論理ゲ
ート回路はそれぞれ、一対のコンプリメンタリ・トラン
ジスタM2, M3を含むインバータ及び一対のコンプリメン
タリ・トランジスタM5, M6を含むインバータである。
ート回路はそれぞれ、一対のコンプリメンタリ・トラン
ジスタM2, M3を含むインバータ及び一対のコンプリメン
タリ・トランジスタM5, M6を含むインバータである。
【００２１】電流鏡像構造は、インバータと供給電圧発
生器の VDD端子と間に、そのソース端子とドレイン端子
が接続されている２つのトランジスタM1及びM4から成
る。
生器の VDD端子と間に、そのソース端子とドレイン端子
が接続されている２つのトランジスタM1及びM4から成
る。
【００２２】トランジスタM1及びM2のゲート端子は共に
回路ノードＡに接続され、この回路ノードＡは電流鏡像
構造の制御端子と見做してよい。
回路ノードＡに接続され、この回路ノードＡは電流鏡像
構造の制御端子と見做してよい。
【００２３】このノードに第１インバータの出力端子が
接続され、これはトランジスタM2及びM3のドレイン端子
を相互に連結するノードになっている。
接続され、これはトランジスタM2及びM3のドレイン端子
を相互に連結するノードになっている。
【００２４】上記トランジスタM2及びM3のゲート端子は
相互に接続されて第１インバータの入力端子を形成し、
本発明によればそれが規準電圧VREFに接続され、該規準
電圧VREFの電圧値(1.4V)は、CMOS回路に結合しようとす
る TTL回路がその値で動作するトリッピングしきい値の
電圧値に等しい。
相互に接続されて第１インバータの入力端子を形成し、
本発明によればそれが規準電圧VREFに接続され、該規準
電圧VREFの電圧値(1.4V)は、CMOS回路に結合しようとす
る TTL回路がその値で動作するトリッピングしきい値の
電圧値に等しい。
【００２５】同様に、トランジスタM5のゲート端子及び
ドレイン端子はそれぞれトランジスタM6のゲート端子及
びドレイン端子に接続されて第２インバータの入力端子
及び出力端子を形成し、それは更にインターフェース回
路の入力端子IN及び入力段Siの出力端子をそれぞれ形成
する。
ドレイン端子はそれぞれトランジスタM6のゲート端子及
びドレイン端子に接続されて第２インバータの入力端子
及び出力端子を形成し、それは更にインターフェース回
路の入力端子IN及び入力段Siの出力端子をそれぞれ形成
する。
【００２６】この出力端子に出力段Suが接続され、その
出力端子がインターフェース回路の出力端子OUT を形成
する。
出力端子がインターフェース回路の出力端子OUT を形成
する。
【００２７】トランジスタM3及びM6のソース端子は供給
電圧発生器の端子GRD に接続され、トランジスタM2及び
M5のソース端子はトランジスタM1及びM4のドレイン端子
に接続され、これが（極めて簡単な）電流鏡像タイプの
回路構造となっている。
電圧発生器の端子GRD に接続され、トランジスタM2及び
M5のソース端子はトランジスタM1及びM4のドレイン端子
に接続され、これが（極めて簡単な）電流鏡像タイプの
回路構造となっている。
【００２８】別の実施例では、第２インバータのトラン
ジスタM5及びM6が、トリガー型の回路すなわち履歴回路
に置き換えられている。
ジスタM5及びM6が、トリガー型の回路すなわち履歴回路
に置き換えられている。
【００２９】本発明によるインターフェース回路の動作
に関して茲に示す実施例では、トランジスタM1,M2,及び
M3を含む規準部分と、トランジスタM4,M5,及びM6並びに
インバータSuを含む変換部分そのものとに、回路が分割
されると見做してよい。
に関して茲に示す実施例では、トランジスタM1,M2,及び
M3を含む規準部分と、トランジスタM4,M5,及びM6並びに
インバータSuを含む変換部分そのものとに、回路が分割
されると見做してよい。
【００３０】第１インバータの入力端子に与えられる規
準電圧の値として、前に特定した値すなわち２つの TTL
論理レベルの電圧値の中央値(1.4V)が選定されると、ト
ランジスタM1のドレイン及びトランジスタM2のドレイン
は、過程の特性及び温度や供給電圧の変動には無関係
に、CMOSインバータのトリッピングしきい値に接近した
ポテンシャル値になるであろう。
準電圧の値として、前に特定した値すなわち２つの TTL
論理レベルの電圧値の中央値(1.4V)が選定されると、ト
ランジスタM1のドレイン及びトランジスタM2のドレイン
は、過程の特性及び温度や供給電圧の変動には無関係
に、CMOSインバータのトリッピングしきい値に接近した
ポテンシャル値になるであろう。
【００３１】トランジスタの面積比が同一に保たれるな
らば、換言すれば： M4／M1＝M5／M2＝M6／M3＝Ｋ となっているならば、入力端子INを経由してトランジス
タM5及びM6のゲート端子に規準電圧に等しい電圧が与え
られるとトランジスタM5及びM6のドレイン端子もやはり
出力インバータSuのトリッピングしきい値に接近して行
くであろう。
らば、換言すれば： M4／M1＝M5／M2＝M6／M3＝Ｋ となっているならば、入力端子INを経由してトランジス
タM5及びM6のゲート端子に規準電圧に等しい電圧が与え
られるとトランジスタM5及びM6のドレイン端子もやはり
出力インバータSuのトリッピングしきい値に接近して行
くであろう。
【００３２】トランジスタM5及びM6のゲートとドレイン
間の電圧利得という観点から、出力における論理低レベ
ルと論理高レベルとのスイッチングは、過程の変動及び
温度や供給電圧の変動には無関係に、規準電圧に接近し
た電圧値に対し常に起こり得るのである。
間の電圧利得という観点から、出力における論理低レベ
ルと論理高レベルとのスイッチングは、過程の変動及び
温度や供給電圧の変動には無関係に、規準電圧に接近し
た電圧値に対し常に起こり得るのである。
【００３３】トランジスタの面積比Ｋが高い値を持つよ
うに入力段の寸法を決めることにより、高いスイッチン
グ速度を維持しながら低い静的電力消費が達成できる。
うに入力段の寸法を決めることにより、高いスイッチン
グ速度を維持しながら低い静的電力消費が達成できる。
【００３４】トランジスタM5及びM6がトリガー回路に置
き換えられた実施例に関しては、電力消費及びスイッチ
ング速度について何らの不利益も経験されず、この置き
換えは入力信号に履歴を導入して、信号に影響するすべ
ての雑音への鋭敏さを低下させる。
き換えられた実施例に関しては、電力消費及びスイッチ
ング速度について何らの不利益も経験されず、この置き
換えは入力信号に履歴を導入して、信号に影響するすべ
ての雑音への鋭敏さを低下させる。
【００３５】上述の実施例に多くの変形、改造、集積、
及び置換が本発明の請求項の範囲内で施され得ることは
理解されるべきである。
及び置換が本発明の請求項の範囲内で施され得ることは
理解されるべきである。
【図１】この図に示すのは本発明によるインターフェー
ス回路の好適実施例の概略回路図である。
ス回路の好適実施例の概略回路図である。
GND 供給電圧発生器の１番目の端子 IN インターフェース回路の入力端子 M1,M2,M3,M4,M5,M6 トランジスタ OUT インターフェース回路の出力端子 Si インターフェース回路の入力段 Su インターフェース回路の出力段 VDD 供給電圧発生器の２番目の端子
Claims (9)
- 【請求項１】 TTLタイプの回路をCMOSタイプの回路に
結合するためのインターフェース回路であって、 入力段(Si)と出力段(Su)とを含んで成り、この入力段と
出力段は共に論理ゲート回路の一種で、供給電圧発生器
の１番目の端子(GND) と２番目の端子(VDD) との間に接
続されており、該供給電圧発生器はCMOSタイプの回路へ
の供給電圧にほぼ等しい値を持っているインターフェー
ス回路において、 入力段(Si)は、１番目の論理ゲート回路(M2, M3)及び２
番目の論理ゲート回路(M5, M6)を含み、それらは各々が
少なくとも１つの入力端子と少なくとも１つの出力端子
とを持ち、 上記１番目及び２番目の論理ゲート回路は供給電圧発生
器の両端子間に、一種の電流鏡像回路(M1, M4)と直列に
接続され、 該電流鏡像回路は制御端子(A) を持ち、それは１番目の
論理ゲート回路の出力端子に接続され、また該論理ゲー
ト回路の入力端子は、 TTLタイプの回路が動作するトリ
ッピングしきい値の電圧値にほぼ等しい値を持つ規準電
圧(VREF)に接続され、 ２番目の論理ゲート回路の入力端子及び出力端子がそれ
ぞれ、入力段(Si)の入力端子(IN)及び出力端子になって
いることを特徴とするインターフェース回路。 - 【請求項２】 １番目の論理ゲート回路(M2, M3)は、イ
ンバータ回路であることを特徴とする請求項１に記載の
インターフェース回路。 - 【請求項３】 ２番目の論理ゲート回路(M5, M6)は、イ
ンバータ回路であることを特徴とする請求項１又は２に
記載のインターフェース回路。 - 【請求項４】 ２番目の論理ゲート回路は、トリガー回
路であることを特徴とする請求項１又は２に記載のイン
ターフェース回路。 - 【請求項５】 上記インバータ回路は、制御端子及び１
番目の端子を持つ一対のコンプリメンタリ・トランジス
タを含み、制御端子は相互に接続されて上記インバータ
回路の入力端子を形成し、また１番目の端子は相互に接
続されて上記インバータ回路の出力端子を形成すること
を特徴とする請求項２又は３に記載のインターフェース
回路。 - 【請求項６】 上記インバータ回路のコンプリメンタリ
・トランジスタは、電流鏡像回路(M1, M4)の一方の脚と
供給電圧発生器の１番目の端子との間に、２番目の端子
を経由して接続されていることを特徴とする請求項５に
記載のインターフェース回路。 - 【請求項７】 電流鏡像回路は、１番目のトランジスタ
(M1)及び２番目のトランジスタ(M4)を含み、その各々が
１番目の端子及び２番目の端子を持ち、それらは上記電
流鏡像回路の一方の脚及び制御端子を形成し、上記１番
目のトランジスタ及び２番目のトランジスタの制御端子
は、相互に接続されて電流鏡像回路の制御端子(A) を形
成することを特徴とする請求項１ないし６のうちのいず
れか１項に記載のインターフェース回路。 - 【請求項８】 論理ゲート回路は、インバータ回路であ
ることを特徴とする請求項１ないし７のうちのいずれか
１項に記載のインターフェース回路。 - 【請求項９】 CMOSタイプの技術を用いてモノリシック
に集積化されていることを特徴とする請求項１ないし８
のうちのいずれか１項に記載のインターフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830544A EP0661812A1 (en) | 1993-12-31 | 1993-12-31 | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| IT93830544:8 | 1993-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273636A true JPH07273636A (ja) | 1995-10-20 |
Family
ID=8215301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325111A Pending JPH07273636A (ja) | 1993-12-31 | 1994-12-27 | Ｔｔｌ／ｃｍｏｓインターフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0661812A1 (ja) |
| JP (1) | JPH07273636A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2340685B (en) * | 1998-08-10 | 2003-08-20 | Sgs Thomson Microelectronics | Controllable biasing circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117329A (ja) * | 1982-12-10 | 1984-07-06 | テキサス インスツルメンツ インコ−ポレイテツド | オフセツト補償ｃｍｏｓインバ−タ回路及びその補償方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025323A (ja) * | 1983-07-22 | 1985-02-08 | Fujitsu Ltd | 半導体集積回路 |
| US4555642A (en) * | 1983-09-22 | 1985-11-26 | Standard Microsystems Corporation | Low power CMOS input buffer circuit |
| US4563595A (en) * | 1983-10-27 | 1986-01-07 | National Semiconductor Corporation | CMOS Schmitt trigger circuit for TTL logic levels |
| JPS62242418A (ja) * | 1986-04-15 | 1987-10-23 | Seiko Epson Corp | 入力パツフア回路 |
| JPS62243422A (ja) * | 1986-04-16 | 1987-10-23 | Texas Instr Japan Ltd | インバ−タ回路 |
| JPS62248308A (ja) * | 1986-04-21 | 1987-10-29 | Seiko Epson Corp | 入力パツフア回路 |
| JPS62292014A (ja) * | 1986-06-12 | 1987-12-18 | Fujitsu Ltd | シユミツト回路 |
| GB2192105A (en) * | 1986-06-25 | 1987-12-31 | Philips Nv | Cmos-input circuit |
| USH802H (en) * | 1989-04-07 | 1990-07-03 | Binary voltage level converter |
-
1993
- 1993-12-31 EP EP93830544A patent/EP0661812A1/en not_active Withdrawn
-
1994
- 1994-12-27 JP JP6325111A patent/JPH07273636A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117329A (ja) * | 1982-12-10 | 1984-07-06 | テキサス インスツルメンツ インコ−ポレイテツド | オフセツト補償ｃｍｏｓインバ−タ回路及びその補償方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661812A1 (en) | 1995-07-05 |
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