JPH07273201A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07273201A JPH07273201A JP6061587A JP6158794A JPH07273201A JP H07273201 A JPH07273201 A JP H07273201A JP 6061587 A JP6061587 A JP 6061587A JP 6158794 A JP6158794 A JP 6158794A JP H07273201 A JPH07273201 A JP H07273201A
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- JP
- Japan
- Prior art keywords
- output buffer
- input
- output
- transistors
- buffer region
- Prior art date
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明はゲートアレイ方式の半導体装置に関
し、入出力バッファ領域の有効利用を図る。 【構成】所定の入出力バッファ領域に、その入出力バッ
ファ領域に隣接する入出力バッファ領域に形成されたト
ランジスタのうち少なくとも一部を取り込んだ出力バッ
ファ回路を形成した。
し、入出力バッファ領域の有効利用を図る。 【構成】所定の入出力バッファ領域に、その入出力バッ
ファ領域に隣接する入出力バッファ領域に形成されたト
ランジスタのうち少なくとも一部を取り込んだ出力バッ
ファ回路を形成した。
Description
【０００１】
【産業上の利用分野】本発明はゲートアレイ方式の半導
体装置に関し、特にその入出力バッファ回路部分に特徴
を有する半導体装置に関する。
体装置に関し、特にその入出力バッファ回路部分に特徴
を有する半導体装置に関する。
【０００２】
【従来の技術】従来より、ＴＡＴ（Ｔｕｒｍ Ａｒｏｕ
ｎｄ Ｔｉｍｅ）の短縮等の目的で、半導体基板上に予
め基本セルを作り込んでおき、配線のみでカスタマイズ
するゲートアレイ方式が広く採用されている。ゲートア
レイ方式では半導体チップの中央部に所望の論理回路を
構成すべき内部回路が配置され、周辺部に外部回路の信
号の授受を担う入出力バッファ領域が配列される。
ｎｄ Ｔｉｍｅ）の短縮等の目的で、半導体基板上に予
め基本セルを作り込んでおき、配線のみでカスタマイズ
するゲートアレイ方式が広く採用されている。ゲートア
レイ方式では半導体チップの中央部に所望の論理回路を
構成すべき内部回路が配置され、周辺部に外部回路の信
号の授受を担う入出力バッファ領域が配列される。
【０００３】図２は、１つの入出力バッファ領域の構成
を表わした模式図である。この入出力バッファ領域に
は、図示のように、ボンディングパッド、静電破壊防止
回路、出力段バッファ、出力プリ・ドライバ、入力バッ
ファの配置領域が用意され、かつそれらの構成に必要な
全てのトランジスタが形成されている。この場合、図２
に示す入出力バッファ領域に入力バッファを構成する場
合、出力バッファ用に用意されたトランジスタは不必要
となる。逆に出力バッファを構成する場合には入力バッ
ファ用のトランジスタは不要となる。さらにもっと極端
な場合、例えばそのバッファ領域が電源（接地）パッ
ド、あるいは未使用（ＮＣ）パッドとなる場合には、用
意されたほとんどのトランジスタを使用しないことにな
る。
を表わした模式図である。この入出力バッファ領域に
は、図示のように、ボンディングパッド、静電破壊防止
回路、出力段バッファ、出力プリ・ドライバ、入力バッ
ファの配置領域が用意され、かつそれらの構成に必要な
全てのトランジスタが形成されている。この場合、図２
に示す入出力バッファ領域に入力バッファを構成する場
合、出力バッファ用に用意されたトランジスタは不必要
となる。逆に出力バッファを構成する場合には入力バッ
ファ用のトランジスタは不要となる。さらにもっと極端
な場合、例えばそのバッファ領域が電源（接地）パッ
ド、あるいは未使用（ＮＣ）パッドとなる場合には、用
意されたほとんどのトランジスタを使用しないことにな
る。
【０００４】
【発明が解決しようとする課題】近年、半導体装置が高
集積化、高速化、高機能化していくにつれて、ゲートア
レイ方式の半導体装置では、上述したようなバッファの
構成要素であるトランジスタを入出力バッファ領域に多
数用意しなければならなくなってきている。そのため高
集積化したいにもかかわらず入出力バッファ領域のレイ
アウト面積が増大してしまうという問題が発生する。
集積化、高速化、高機能化していくにつれて、ゲートア
レイ方式の半導体装置では、上述したようなバッファの
構成要素であるトランジスタを入出力バッファ領域に多
数用意しなければならなくなってきている。そのため高
集積化したいにもかかわらず入出力バッファ領域のレイ
アウト面積が増大してしまうという問題が発生する。
【０００５】本発明は、上記事情に鑑み、入出力バッフ
ァ領域の有効利用が図られた半導体装置を提供すること
を目的とする。
ァ領域の有効利用が図られた半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体装置は、複数の入出力バッファ領域が周辺部
に配列されてなるゲートアレイ方式の半導体装置におい
て、所定の入出力バッファ領域に、その入出力バッファ
領域に隣接する入出力バッファ領域に形成されたトラン
ジスタのうち少なくとも一部を取り込んだ出力バッファ
回路が形成されてなることを特徴とするものである。
明の半導体装置は、複数の入出力バッファ領域が周辺部
に配列されてなるゲートアレイ方式の半導体装置におい
て、所定の入出力バッファ領域に、その入出力バッファ
領域に隣接する入出力バッファ領域に形成されたトラン
ジスタのうち少なくとも一部を取り込んだ出力バッファ
回路が形成されてなることを特徴とするものである。
【０００７】
【作用】本発明の半導体装置では、入出力バッファ領域
内に用意されたトランジスタをほとんど使わない電源ピ
ン、接地ピンのようなセルのそれらの未使用のトランジ
スタが、隣接するバッファの一部として用いられる。そ
れにより一つのセル内に用意するトランジスタを少なく
することができ、入出力バッファ領域を小さくすること
が可能となる。
内に用意されたトランジスタをほとんど使わない電源ピ
ン、接地ピンのようなセルのそれらの未使用のトランジ
スタが、隣接するバッファの一部として用いられる。そ
れにより一つのセル内に用意するトランジスタを少なく
することができ、入出力バッファ領域を小さくすること
が可能となる。
【０００８】
【実施例】以下、本発明の実施例について説明する。図
１は、ある入出力バッファ領域に高速、高駆動能力の出
力バッファ回路を構成した場合を示す説明図であり、図
１（Ａ）は本発明の実施例、図１（Ｂ）は対比のための
従来例である。
１は、ある入出力バッファ領域に高速、高駆動能力の出
力バッファ回路を構成した場合を示す説明図であり、図
１（Ａ）は本発明の実施例、図１（Ｂ）は対比のための
従来例である。
【０００９】この実施例１では高速、高駆動能力の出力
バッファ回路であるため、外部負荷を駆動する出力最終
段トランジスタはもちろんのこと、それを駆動するため
プリ・ドライバ用のトランジスタも大きなサイズのもの
が必要となる。また、このような高速、高駆動能力の出
力バッファ回路では、そのバッファの動作時に発生する
電源線や接地線のノイズを抑制するため、極端な場合、
１バッファにつき１つの電源パッドあるいは接地パッド
が必要とされる。
バッファ回路であるため、外部負荷を駆動する出力最終
段トランジスタはもちろんのこと、それを駆動するため
プリ・ドライバ用のトランジスタも大きなサイズのもの
が必要となる。また、このような高速、高駆動能力の出
力バッファ回路では、そのバッファの動作時に発生する
電源線や接地線のノイズを抑制するため、極端な場合、
１バッファにつき１つの電源パッドあるいは接地パッド
が必要とされる。
【００１０】このような実施例のような場合、高速、高
駆動能力の出力バッファ回路を構成するために、隣接し
て配置された電源ピン（あるいは接地ピン）の未使用ト
ランジスタを利用することが可能となる。従って、あら
かじめこのことを考慮すれば、一つの入出力バッファ領
域内に用意しておくトランジスタは少なくてすみ、１つ
の入出力バッファ領域に全てのトランジスタを配置した
従来の場合（図１（Ｂ））と比べ入出力バッファ領域を
小さくすることができる。
駆動能力の出力バッファ回路を構成するために、隣接し
て配置された電源ピン（あるいは接地ピン）の未使用ト
ランジスタを利用することが可能となる。従って、あら
かじめこのことを考慮すれば、一つの入出力バッファ領
域内に用意しておくトランジスタは少なくてすみ、１つ
の入出力バッファ領域に全てのトランジスタを配置した
従来の場合（図１（Ｂ））と比べ入出力バッファ領域を
小さくすることができる。
【００１１】
【発明の効果】以上説明したように、本発明により、ゲ
ートアレイ方式の半導体製品において一つの入出力バッ
ファ領域を小さな面積で作り込むことが可能となり、従
来より多くの入出力バッファをチップ上に配置すること
が可能となる。
ートアレイ方式の半導体製品において一つの入出力バッ
ファ領域を小さな面積で作り込むことが可能となり、従
来より多くの入出力バッファをチップ上に配置すること
が可能となる。
【図１】ある入出力バッファ領域に高速、高駆動能力の
出力バッファ回路を構成した場合を示す説明図である。
出力バッファ回路を構成した場合を示す説明図である。
【図２】１つの入出力バッファ領域の構成を表わした模
式図である。
式図である。
Claims (1)
- 【請求項１】 複数の入出力バッファ領域が周辺部に配
列されてなるゲートアレイ方式の半導体装置において、 所定の入出力バッファ領域に、該入出力バッファ領域に
隣接する入出力バッファ領域に形成されたトランジスタ
のうち少なくとも一部を取り込んだ出力バッファ回路が
形成されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061587A JPH07273201A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061587A JPH07273201A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273201A true JPH07273201A (ja) | 1995-10-20 |
Family
ID=13175437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061587A Withdrawn JPH07273201A (ja) | 1994-03-30 | 1994-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273201A (ja) |
-
1994
- 1994-03-30 JP JP6061587A patent/JPH07273201A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |