JPH07271655A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH07271655A JPH07271655A JP5642594A JP5642594A JPH07271655A JP H07271655 A JPH07271655 A JP H07271655A JP 5642594 A JP5642594 A JP 5642594A JP 5642594 A JP5642594 A JP 5642594A JP H07271655 A JPH07271655 A JP H07271655A
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Abstract
(57)【要約】
【目的】 読出アクセスのタイミングが異なる場合で
も、データを共用化する。 【構成】 メモリ３から直前に読出されたデータをバッ
ファ２０に格納しておく。アクセスの入力タイミング及
びアクセスにかかるアドレス同士を判定し、読出しアド
レス同士が同一で、かつ２つのユーザから連続して読出
しアクセスがあったときにはメモリ３ではなく、バッフ
ァ２０からデータをユーザに送ることにより、データを
共用できる。
も、データを共用化する。 【構成】 メモリ３から直前に読出されたデータをバッ
ファ２０に格納しておく。アクセスの入力タイミング及
びアクセスにかかるアドレス同士を判定し、読出しアド
レス同士が同一で、かつ２つのユーザから連続して読出
しアクセスがあったときにはメモリ３ではなく、バッフ
ァ２０からデータをユーザに送ることにより、データを
共用できる。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス制御装置
に関し、特に複数のユーザが１つの記憶装置を共用して
アクセスする場合に発生するアクセス衝突時の記憶媒体
のアクセスデータの有効利用に関する。
に関し、特に複数のユーザが１つの記憶装置を共用して
アクセスする場合に発生するアクセス衝突時の記憶媒体
のアクセスデータの有効利用に関する。
【０００２】
【従来の技術】従来、この種のメモリアクセス制御装置
としては、実開平１―７６６４２号公報に記載されてい
るものがある。この従来の装置について図面を参照して
説明する。
としては、実開平１―７６６４２号公報に記載されてい
るものがある。この従来の装置について図面を参照して
説明する。
【０００３】図４は従来の装置の構成を示すブロック図
である。図において、従来の装置は２つの上位装置Ａ及
びＢにより夫々独立にアクセスされるものであり、上位
装置Ａとの窓口となるＡバスインタフェース制御部１
と、上位装置Ｂとの窓口となるＢバスインタフェース制
御部２と、各種のデータを記憶保持する半導体メモリ３
と、上位装置Ａとの転送データにおいて半導体メモリ３
への読み書きを制御するＡバスメモリアクセス制御部４
と、上位装置Ｂとの転送データにおいて半導体メモリ３
への読み書きを制御するＢバスメモリアクセス制御部５
と、これら制御部４及び５からメモリ３アクセスする際
のアドレスをチェックし、上位装置Ａ及びＢからのアク
セスの衝突を防止するアドレス重複監視制御部６とを含
んで構成されている。なお、バスのインタフェース１０
０及び２００は、周知のＳＣＳＩインタフェースである
ものとする。
である。図において、従来の装置は２つの上位装置Ａ及
びＢにより夫々独立にアクセスされるものであり、上位
装置Ａとの窓口となるＡバスインタフェース制御部１
と、上位装置Ｂとの窓口となるＢバスインタフェース制
御部２と、各種のデータを記憶保持する半導体メモリ３
と、上位装置Ａとの転送データにおいて半導体メモリ３
への読み書きを制御するＡバスメモリアクセス制御部４
と、上位装置Ｂとの転送データにおいて半導体メモリ３
への読み書きを制御するＢバスメモリアクセス制御部５
と、これら制御部４及び５からメモリ３アクセスする際
のアドレスをチェックし、上位装置Ａ及びＢからのアク
セスの衝突を防止するアドレス重複監視制御部６とを含
んで構成されている。なお、バスのインタフェース１０
０及び２００は、周知のＳＣＳＩインタフェースである
ものとする。
【０００４】以上の構成をより詳細に示したものが図５
である。図において、メモリアクセス制御装置は、２つ
のメモリユーザ８及び９と、メモリユーザ８へのデータ
バスのゲート１０と、メモリユーザ９へのデータバスの
ゲート１１と、メモリユーザ８のアドレスバスのデコー
ダ１２と、メモリユーザ９のアドレスバスのデコーダ１
３と、メモリユーザ８のアドレスバスのゲート１４と、
メモリユーザ９のアドレスバスのゲート１５と、メモリ
回路１７と、メモリユーザ８と９とのメモリアクセスの
調停を行うメモリアクセス調停回路１６と、メモリ回路
１７へアクセスしているメモリユーザ８及び９のアドレ
スをチェックし、各ゲートのコントロールを行うアドレ
ス比較器１８とを含んで構成されている。なお、図４中
の制御部１、２が図５中のメモリユーザ８、９に夫々相
当し、図４中の制御部４〜６が図５中のゲート１０、１
１、１４及び１５、デコーダ１２及び１３、調停回路１
６、比較部１８に相当し、図４中の半導体メモリ３が図
５中のメモリ回路１７に相当する。
である。図において、メモリアクセス制御装置は、２つ
のメモリユーザ８及び９と、メモリユーザ８へのデータ
バスのゲート１０と、メモリユーザ９へのデータバスの
ゲート１１と、メモリユーザ８のアドレスバスのデコー
ダ１２と、メモリユーザ９のアドレスバスのデコーダ１
３と、メモリユーザ８のアドレスバスのゲート１４と、
メモリユーザ９のアドレスバスのゲート１５と、メモリ
回路１７と、メモリユーザ８と９とのメモリアクセスの
調停を行うメモリアクセス調停回路１６と、メモリ回路
１７へアクセスしているメモリユーザ８及び９のアドレ
スをチェックし、各ゲートのコントロールを行うアドレ
ス比較器１８とを含んで構成されている。なお、図４中
の制御部１、２が図５中のメモリユーザ８、９に夫々相
当し、図４中の制御部４〜６が図５中のゲート１０、１
１、１４及び１５、デコーダ１２及び１３、調停回路１
６、比較部１８に相当し、図４中の半導体メモリ３が図
５中のメモリ回路１７に相当する。
【０００５】かかる構成において、メモリユーザ８と９
とが同一タイミングにてメモリ回路１７をアクセスする
場合、各々のアドレスはデコーダ１２及び１３によりバ
ス要求信号ＢＲＡ及びＢＲＢがアクセス調停回路１６に
出力され、そこでバス許可信号ＢＧＡ及びＢＧＢが与え
られる。これら信号ＢＧＡ、ＢＧＢがデコーダ１２、１
３に入力されるとバス占有信号ＢＧＡＣＫＡ、ＢＧＡＣ
ＫＢが生成され、それらの信号は各ゲート１０、１４、
１１、１５に夫々入力されゲートが開かれる。これによ
り、メモリ回路１７にアドレスが送られ、そこからはデ
ータが送出される。データはゲートが開いている方に送
られる。
とが同一タイミングにてメモリ回路１７をアクセスする
場合、各々のアドレスはデコーダ１２及び１３によりバ
ス要求信号ＢＲＡ及びＢＲＢがアクセス調停回路１６に
出力され、そこでバス許可信号ＢＧＡ及びＢＧＢが与え
られる。これら信号ＢＧＡ、ＢＧＢがデコーダ１２、１
３に入力されるとバス占有信号ＢＧＡＣＫＡ、ＢＧＡＣ
ＫＢが生成され、それらの信号は各ゲート１０、１４、
１１、１５に夫々入力されゲートが開かれる。これによ
り、メモリ回路１７にアドレスが送られ、そこからはデ
ータが送出される。データはゲートが開いている方に送
られる。
【０００６】ここで、メモリアクセスを行っている間に
両者のアドレスがアドレス比較器１８で比較される。比
較の結果アドレス同士が一致すれば、メモリ回路１７の
出力するデータ有効信号ＤＴＡＣＫに同期し、ゲート１
０又は１１を開き、データをメモリユーザに開放する。
これにより、一度のメモリアクセスにて複数のメモリユ
ーザがデータを取込むことができる。
両者のアドレスがアドレス比較器１８で比較される。比
較の結果アドレス同士が一致すれば、メモリ回路１７の
出力するデータ有効信号ＤＴＡＣＫに同期し、ゲート１
０又は１１を開き、データをメモリユーザに開放する。
これにより、一度のメモリアクセスにて複数のメモリユ
ーザがデータを取込むことができる。
【０００７】
【発明が解決しようとする課題】上述した従来の装置に
おいては、同一タイミングで同一のアドレスのデータを
読出す場合には、一度のメモリアクセスで、複数の上位
装置によるデータの共有化ができる。しかしながら、同
一タイミングでない場合には、各々の上位装置からの読
出し要求の度にメモリアクセスをしなければならず、読
出しデータの共有化ができないという欠点があった。
おいては、同一タイミングで同一のアドレスのデータを
読出す場合には、一度のメモリアクセスで、複数の上位
装置によるデータの共有化ができる。しかしながら、同
一タイミングでない場合には、各々の上位装置からの読
出し要求の度にメモリアクセスをしなければならず、読
出しデータの共有化ができないという欠点があった。
【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は複数の上位装
置によるアクセスが同一タイミングでない場合において
もデータの共有化ができるように制御するメモリアクセ
ス制御装置を提供することである。
るためになされたものであり、その目的は複数の上位装
置によるアクセスが同一タイミングでない場合において
もデータの共有化ができるように制御するメモリアクセ
ス制御装置を提供することである。
【０００９】
【課題を解決するための手段】本発明によるメモリアク
セス制御装置は、第１及び第２の装置によるメモリのア
クセスを制御するメモリアクセス制御装置であって、前
記第１の装置により前記メモリから直前に読出されたデ
ータが格納されたバッファ手段と、前記第１の装置の読
出アクセス要求の入力に連続して前記第２の装置の読出
アクセス要求が入力され、かつ両アクセス要求にかかる
読出アドレス同士が同一であるとき前記バッファ手段に
格納されているデータを前記第２の装置に送出する制御
手段とを有することを特徴とする。
セス制御装置は、第１及び第２の装置によるメモリのア
クセスを制御するメモリアクセス制御装置であって、前
記第１の装置により前記メモリから直前に読出されたデ
ータが格納されたバッファ手段と、前記第１の装置の読
出アクセス要求の入力に連続して前記第２の装置の読出
アクセス要求が入力され、かつ両アクセス要求にかかる
読出アドレス同士が同一であるとき前記バッファ手段に
格納されているデータを前記第２の装置に送出する制御
手段とを有することを特徴とする。
【００１０】
【作用】バッファ手段を設け、ある装置によりメモリか
ら直前に読出されたデータを格納する。その装置の読出
アクセス要求の入力に連続して他の装置の読出アクセス
要求が入力され、かつ両アクセス要求にかかる読出アド
レス同士が同一であるときバッファ手段に格納されてい
るデータを他の装置に送出する。
ら直前に読出されたデータを格納する。その装置の読出
アクセス要求の入力に連続して他の装置の読出アクセス
要求が入力され、かつ両アクセス要求にかかる読出アド
レス同士が同一であるときバッファ手段に格納されてい
るデータを他の装置に送出する。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明によるメモリアクセス制御装
置の一実施例の構成を示すブロック図であり、図４と同
等部分は同一符号により示されている。図において、本
発明の一実施例によるメモリアクセス制御装置が従来の
ものと異なる点は、半導体メモリから読出したデータを
一時格納するためのバッファ２０が新たに設けられ、ア
ドレス重複監視制御部の代りにアドレス調停制御部７が
設けられている点である。
置の一実施例の構成を示すブロック図であり、図４と同
等部分は同一符号により示されている。図において、本
発明の一実施例によるメモリアクセス制御装置が従来の
ものと異なる点は、半導体メモリから読出したデータを
一時格納するためのバッファ２０が新たに設けられ、ア
ドレス重複監視制御部の代りにアドレス調停制御部７が
設けられている点である。
【００１３】バッファ２０は上位装置Ａ、Ｂの夫々が読
出したデータを格納しておくデータ共用バッファであ
る。このバッファ２０は同じメモリユーザが続けて別の
アドレスからデータを読出すか、異なるメモリユーザが
異なるアドレスからデータを読出すことがない限りは、
データを記憶保持している。つまり、直前に読出したデ
ータを記憶保持しておくのである。なお、読出アクセス
ではなく、書込アクセスが行われたときは、バッファ２
０はクリアされる。
出したデータを格納しておくデータ共用バッファであ
る。このバッファ２０は同じメモリユーザが続けて別の
アドレスからデータを読出すか、異なるメモリユーザが
異なるアドレスからデータを読出すことがない限りは、
データを記憶保持している。つまり、直前に読出したデ
ータを記憶保持しておくのである。なお、読出アクセス
ではなく、書込アクセスが行われたときは、バッファ２
０はクリアされる。
【００１４】アドレス調停制御部７はアドレスの比較結
果に応じてバッファ２０を制御する回路である。
果に応じてバッファ２０を制御する回路である。
【００１５】以上の構成をより詳細に示したものが図２
であり、図１、図５と同等部分は同一符号により示され
ている。
であり、図１、図５と同等部分は同一符号により示され
ている。
【００１６】図において、本例のアクセス制御装置が従
来の装置と異なる点は、バッファ２０が新たに設けら
れ、また比較器の代りにアドレス切替回路１９が設けら
れている点である。なお、図１中の制御部１、２が図２
中のメモリユーザ８、９に夫々相当し、図１中の制御部
４、５、７が図２中のゲート１０、１１、１４及び１
５、デコーダ１２及び１３、調停回路１６、アドレス切
替回路１９に相当し、図１中の半導体メモリ３が図２中
のメモリ回路１７に相当する。
来の装置と異なる点は、バッファ２０が新たに設けら
れ、また比較器の代りにアドレス切替回路１９が設けら
れている点である。なお、図１中の制御部１、２が図２
中のメモリユーザ８、９に夫々相当し、図１中の制御部
４、５、７が図２中のゲート１０、１１、１４及び１
５、デコーダ１２及び１３、調停回路１６、アドレス切
替回路１９に相当し、図１中の半導体メモリ３が図２中
のメモリ回路１７に相当する。
【００１７】かかる構成において、メモリユーザ８が読
出しアクセスを行った後、連続してメモリユーザ９が読
出しアクセスを行った場合について説明する。かかる場
合、メモリユーザ８がアクセス要求を送出すると、その
アドレスはデコーダ１２によりバス要求信号ＢＲＡがア
クセス調停回路１６へ出力される。
出しアクセスを行った後、連続してメモリユーザ９が読
出しアクセスを行った場合について説明する。かかる場
合、メモリユーザ８がアクセス要求を送出すると、その
アドレスはデコーダ１２によりバス要求信号ＢＲＡがア
クセス調停回路１６へ出力される。
【００１８】このバス要求信号を受けたメモリアクセス
調停回路１６は、アドレスバスＡのデコーダにバス許可
信号ＢＧＢを出力すると同時に、バッファ２０へデータ
共用許可信号ＢＣＡＣＫを送る。この信号を受けたバッ
ファ２０はメモリ回路１７の出すデータ有効信号ＤＴＡ
ＣＫに同期し、メモリ回路１７からデータバスＡのゲー
ト１０を経てメモリユーザ８へ転送されるデータを取込
む。このバッファ２０に記憶保持されたデータは、その
後連続してメモリユーザ９がアクセス要求を送出する
と、そのアドレスはデコーダ１３によりバス要求信号Ｂ
ＲＢがアクセス調停回路１６へ出力される。
調停回路１６は、アドレスバスＡのデコーダにバス許可
信号ＢＧＢを出力すると同時に、バッファ２０へデータ
共用許可信号ＢＣＡＣＫを送る。この信号を受けたバッ
ファ２０はメモリ回路１７の出すデータ有効信号ＤＴＡ
ＣＫに同期し、メモリ回路１７からデータバスＡのゲー
ト１０を経てメモリユーザ８へ転送されるデータを取込
む。このバッファ２０に記憶保持されたデータは、その
後連続してメモリユーザ９がアクセス要求を送出する
と、そのアドレスはデコーダ１３によりバス要求信号Ｂ
ＲＢがアクセス調停回路１６へ出力される。
【００１９】このバス要求信号を受けたメモリアクセス
調停回路１６は、アドレスバスＢのデコーダにバス許可
信号ＢＧＢを出力すると同時に、バッファ２０へデータ
共用許可信号ＢＣＡＣＫを送る。この信号を受けたバッ
ファ２０からはその記憶保持されているデータが送出さ
れ、データバスＢのゲート１１を経てメモリユーザ９に
送出される。
調停回路１６は、アドレスバスＢのデコーダにバス許可
信号ＢＧＢを出力すると同時に、バッファ２０へデータ
共用許可信号ＢＣＡＣＫを送る。この信号を受けたバッ
ファ２０からはその記憶保持されているデータが送出さ
れ、データバスＢのゲート１１を経てメモリユーザ９に
送出される。
【００２０】このように、同一アドレスへの連続読出し
アクセスの場合は、メモリ回路へのアクセスは一度だけ
でそのデータをユーザ８及び９の双方で共用することが
できるのである。
アクセスの場合は、メモリ回路へのアクセスは一度だけ
でそのデータをユーザ８及び９の双方で共用することが
できるのである。
【００２１】次に、メモリユーザ８と９とが同一タイミ
ングにてメモリ回路１７をアクセスする場合について説
明する。なお、アドレスバスＡの方がアドレスバスＢよ
り優先順位の高いものとする。
ングにてメモリ回路１７をアクセスする場合について説
明する。なお、アドレスバスＡの方がアドレスバスＢよ
り優先順位の高いものとする。
【００２２】メモリユーザ８と９とが同一タイミングで
アクセス要求を送出すると、各々のアドレスはデコーダ
１２及び１３によりバス要求信号ＢＲＡ及びＢＲＢがア
クセス調停回路１６へ出力される。
アクセス要求を送出すると、各々のアドレスはデコーダ
１２及び１３によりバス要求信号ＢＲＡ及びＢＲＢがア
クセス調停回路１６へ出力される。
【００２３】これらバス要求信号を受けたメモリアクセ
ス調停回路１６は、同一アドレスへのバス要求信号であ
ることを認識し、優先順位の高いアドレスバスＡのデコ
ーダの方にバス許可信号ＢＧＡを、優先順位の低いアド
レスバスＢのデコーダの方にバス不許可信号ＢＧＢ（反
転）を出力すると同時に、バッファ２０へデータ共用許
可信号ＢＣＡＣＫを送る。
ス調停回路１６は、同一アドレスへのバス要求信号であ
ることを認識し、優先順位の高いアドレスバスＡのデコ
ーダの方にバス許可信号ＢＧＡを、優先順位の低いアド
レスバスＢのデコーダの方にバス不許可信号ＢＧＢ（反
転）を出力すると同時に、バッファ２０へデータ共用許
可信号ＢＣＡＣＫを送る。
【００２４】この信号を受けたバッファ２０はメモリ回
路１７の出すデータ有効信号ＤＴＡＣＫに同期し、メモ
リ回路１７からデータバスＡのゲート１０を経てメモリ
ユーザ８へ転送されるデータを取込む。このバッファ２
０に記憶保持されたデータは、その後データバスＢのゲ
ート１１を経てメモリユーザ９に送出される。
路１７の出すデータ有効信号ＤＴＡＣＫに同期し、メモ
リ回路１７からデータバスＡのゲート１０を経てメモリ
ユーザ８へ転送されるデータを取込む。このバッファ２
０に記憶保持されたデータは、その後データバスＢのゲ
ート１１を経てメモリユーザ９に送出される。
【００２５】このように、同一アドレスへの同時読出し
アクセスの場合は、メモリ回路へのアクセスは一度だけ
でそのデータをユーザ８及び９の双方で共用することが
できる。
アクセスの場合は、メモリ回路へのアクセスは一度だけ
でそのデータをユーザ８及び９の双方で共用することが
できる。
【００２６】さらに、図３を参照して以上の動作につい
て説明する。図３は読出しアクセスの場合における本例
のメモリアクセス制御装置の動作を示すフローチャート
である。
て説明する。図３は読出しアクセスの場合における本例
のメモリアクセス制御装置の動作を示すフローチャート
である。
【００２７】まず、メモリユーザ８、９のいずれかから
アクセス要求があるか否か判断し（ステップ３１）、ア
クセスがあった場合はアクセス要求のタイミングが同一
であるか否か判断する（ステップ３１→３２）。
アクセス要求があるか否か判断し（ステップ３１）、ア
クセスがあった場合はアクセス要求のタイミングが同一
であるか否か判断する（ステップ３１→３２）。
【００２８】アクセス要求のタイミングが同一、すなわ
ちアクセス競合状態であれば、優先順位の高い方のユー
ザにアクセスを許可する（ステップ３３）。そして、信
号ＢＣＡＣＫを送出し、データがゲートを経由してユー
ザに送られると共に、バッファ２０に記憶保持される
（ステップ３４→３５）。
ちアクセス競合状態であれば、優先順位の高い方のユー
ザにアクセスを許可する（ステップ３３）。そして、信
号ＢＣＡＣＫを送出し、データがゲートを経由してユー
ザに送られると共に、バッファ２０に記憶保持される
（ステップ３４→３５）。
【００２９】ステップ３２において、アクセス要求のタ
イミングが異なる、すなわちアクセス競合状態でなけれ
ば、今度は前回のアドレスと同一のアドレスに対するア
クセスか否か判断する（ステップ３２→３６）。
イミングが異なる、すなわちアクセス競合状態でなけれ
ば、今度は前回のアドレスと同一のアドレスに対するア
クセスか否か判断する（ステップ３２→３６）。
【００３０】前回のアドレスと同一のアドレスに対する
アクセス要求であれば、信号ＢＣＡＣＫを送出し、バッ
ファ２０に記憶保持されているデータがゲートを経由し
てユーザに送られる（ステップ３８→３９）。これによ
り、メモリ回路１７から読み出さずに済み、一度アクセ
スしたデータを共用することができる。
アクセス要求であれば、信号ＢＣＡＣＫを送出し、バッ
ファ２０に記憶保持されているデータがゲートを経由し
てユーザに送られる（ステップ３８→３９）。これによ
り、メモリ回路１７から読み出さずに済み、一度アクセ
スしたデータを共用することができる。
【００３１】一方、前回のアドレスと異なるアドレスに
対するアクセス要求であれば、バッファをクリアし（ス
テップ３６→３７）、信号ＢＣＡＣＫを送出し、データ
がゲートを経由してユーザに送られると共に、バッファ
２０に記憶保持される（ステップ３７→３４→３５）。
対するアクセス要求であれば、バッファをクリアし（ス
テップ３６→３７）、信号ＢＣＡＣＫを送出し、データ
がゲートを経由してユーザに送られると共に、バッファ
２０に記憶保持される（ステップ３７→３４→３５）。
【００３２】以上のように、直前に読出されたデータを
メモリ（バッファ２０）に格納しておき、アクセスの入
力タイミング及びアクセスにかかるアドレス同士を判定
し、読出しアドレス同士が同一で、かつ２つのユーザか
ら連続して読出しアクセスがあったときにはメモリ回路
ではなくバッファからデータをユーザに送ることによ
り、データを共用できるのである。
メモリ（バッファ２０）に格納しておき、アクセスの入
力タイミング及びアクセスにかかるアドレス同士を判定
し、読出しアドレス同士が同一で、かつ２つのユーザか
ら連続して読出しアクセスがあったときにはメモリ回路
ではなくバッファからデータをユーザに送ることによ
り、データを共用できるのである。
【００３３】
【発明の効果】以上説明したように本発明は、直前に読
出されたデータをバッファに格納しておき、アクセスの
入力タイミング及びアクセスにかかるアドレス同士を判
定し、読出しアドレス同士が同一で、かつ２つのユーザ
から連続して読出しアクセスがあったときにはバッファ
からデータをユーザに送ることにより、データを共用で
きるという効果がある。
出されたデータをバッファに格納しておき、アクセスの
入力タイミング及びアクセスにかかるアドレス同士を判
定し、読出しアドレス同士が同一で、かつ２つのユーザ
から連続して読出しアクセスがあったときにはバッファ
からデータをユーザに送ることにより、データを共用で
きるという効果がある。
【図１】本発明の実施例によるメモリアクセス制御装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１のメモリアクセス制御装置のより詳細な構
成を示すブロック図である。
成を示すブロック図である。
【図３】図２のメモリアクセス制御装置の動作を示すフ
ローチャートである。
ローチャートである。
【図４】従来のメモリアクセス制御装置の構成を示すブ
ロック図である。
ロック図である。
【図５】図４のメモリアクセス制御装置のより詳細な構
成を示すブロック図である。
成を示すブロック図である。
１、２ インタフェース制御部 ３ 半導体メモリ ４、５ メモリアクセス制御部 ７ アドレス調停制御部 ８、９ メモリユーザ １０、１１、１４、１５ ゲート １２、１３ デコーダ １６ 調停回路 １７ メモリ回路 １９ アドレス切替回路 ２０ バッファ
Claims (2)
- 【請求項１】 第１及び第２の装置によるメモリのアク
セスを制御するメモリアクセス制御装置であって、前記
第１の装置により前記メモリから直前に読出されたデー
タが格納されたバッファ手段と、前記第１の装置の読出
アクセス要求の入力に連続して前記第２の装置の読出ア
クセス要求が入力され、かつ両アクセス要求にかかる読
出アドレス同士が同一であるとき前記バッファ手段に格
納されているデータを前記第２の装置に送出する制御手
段とを有することを特徴とするメモリアクセス制御装
置。 - 【請求項２】 前記制御手段は、前記第１及び前記第２
の装置による読出アクセス要求同士の入力タイミングを
判定するタイミング判定手段と、前記読出アクセス要求
にかかる読出アドレス同士が同一であるか否かを判定す
るアドレス判定手段と、これら両判定手段により前記第
１の装置の読出アクセス要求に連続して前記第２の装置
の入力されかつこれら読出アクセス要求にかかる読出ア
ドレス同士が同一であると判定されたとき前記バッファ
手段に格納されているデータを前記第２の装置に送出す
るバッファ制御手段とを有することを特徴とする請求項
１記載のメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5642594A JPH07271655A (ja) | 1994-03-28 | 1994-03-28 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5642594A JPH07271655A (ja) | 1994-03-28 | 1994-03-28 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07271655A true JPH07271655A (ja) | 1995-10-20 |
Family
ID=13026749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5642594A Withdrawn JPH07271655A (ja) | 1994-03-28 | 1994-03-28 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07271655A (ja) |
-
1994
- 1994-03-28 JP JP5642594A patent/JPH07271655A/ja not_active Withdrawn
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| A300 | Withdrawal of application because of no request for examination |
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