JPH07260859A - 出力抵抗可変の電源装置 - Google Patents
出力抵抗可変の電源装置Info
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- JPH07260859A JPH07260859A JP7952894A JP7952894A JPH07260859A JP H07260859 A JPH07260859 A JP H07260859A JP 7952894 A JP7952894 A JP 7952894A JP 7952894 A JP7952894 A JP 7952894A JP H07260859 A JPH07260859 A JP H07260859A
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Abstract
(57)【要約】
【目的】 本発明は、出力抵抗を常に安定した所定の出
力抵抗値で出力でき、かつ連続的に変えることを可能に
し、安価に構成することを目的とする。 【構成】 出力電圧制御信号を受けてアナログ電圧を出
力するＤＡ変換器２１を設け、電源電圧を出力する電力
用の増幅器１２を設け、増幅器１２の演算増幅回路を構
成する抵抗Ｒ３１と抵抗Ｒ３２と抵抗Ｒ３３を設け、被
試験器１００に流れる電流を検出する抵抗Ｒ３４を設
け、抵抗Ｒ３４両端の電位差を検出する差動増幅器１４
を設け、差動増幅器１４の出力信号と出力抵抗制御信号
１５ａを受けて、増幅器１２の出力電圧を制御する信号
を出力する可変ゲイン増幅器１５を設ける構成手段。
力抵抗値で出力でき、かつ連続的に変えることを可能に
し、安価に構成することを目的とする。 【構成】 出力電圧制御信号を受けてアナログ電圧を出
力するＤＡ変換器２１を設け、電源電圧を出力する電力
用の増幅器１２を設け、増幅器１２の演算増幅回路を構
成する抵抗Ｒ３１と抵抗Ｒ３２と抵抗Ｒ３３を設け、被
試験器１００に流れる電流を検出する抵抗Ｒ３４を設
け、抵抗Ｒ３４両端の電位差を検出する差動増幅器１４
を設け、差動増幅器１４の出力信号と出力抵抗制御信号
１５ａを受けて、増幅器１２の出力電圧を制御する信号
を出力する可変ゲイン増幅器１５を設ける構成手段。
Description
【０００１】
【産業上の利用分野】この発明は、バッテリ駆動の携帯
機器の電源特性を試験する場合において、バッテリ電源
の特性を疑似的に発生させて試験する電源装置に関す
る。
機器の電源特性を試験する場合において、バッテリ電源
の特性を疑似的に発生させて試験する電源装置に関す
る。
【０００２】
【従来の技術】被試験器１００は、主に携帯機器等のポ
ータブル機器のバッテリを搭載するものを試験対象とし
ている。これには、さまざまなバッテリ電圧（１〜２０
Ｖ）やバッテリ容量（３ｍＡＨ〜５ＡＨ）のものが使わ
れている。本試験装置は、これらのバッテリの出力電圧
の変動や、バッテリの内部抵抗等の条件を疑似的に変え
て被試験器１００に与え、これらの変動に起因する各種
諸特性を試験したり評価したりする為に使用される。
ータブル機器のバッテリを搭載するものを試験対象とし
ている。これには、さまざまなバッテリ電圧（１〜２０
Ｖ）やバッテリ容量（３ｍＡＨ〜５ＡＨ）のものが使わ
れている。本試験装置は、これらのバッテリの出力電圧
の変動や、バッテリの内部抵抗等の条件を疑似的に変え
て被試験器１００に与え、これらの変動に起因する各種
諸特性を試験したり評価したりする為に使用される。
【０００３】従来技術について、図５を参照して、出力
抵抗をリレーの切り替えで変える場合について説明す
る。構成は、出力電圧可変電源５５と、出力抵抗切替え
部４０とで構成している。出力抵抗切替え部４０は、複
数の抵抗Ｒ４１ａ〜Ｒ４１ｎと、複数の開閉リレー５１
ａ〜５１ｎで構成している。
抵抗をリレーの切り替えで変える場合について説明す
る。構成は、出力電圧可変電源５５と、出力抵抗切替え
部４０とで構成している。出力抵抗切替え部４０は、複
数の抵抗Ｒ４１ａ〜Ｒ４１ｎと、複数の開閉リレー５１
ａ〜５１ｎで構成している。
【０００４】出力電圧可変電源５５は、ＣＰＵ６０から
の出力電圧制御信号５５ａを受けて、任意の出力電圧を
被試験器１００に供給する。実際のバッテリの出力抵抗
は、バッテリ容量の大きさによって数ｍΩ〜数十Ωの広
い範囲を有している。この為、出力抵抗切替え部４０に
は、必要とする複数の出力抵抗値の抵抗を設け、これを
切り替えることで出力抵抗を変えるようにしている。こ
の為に、出力抵抗切替え部４０は、開閉用リレー５１ａ
〜５１ｎと対応する抵抗Ｒ４１ａ〜Ｒ４１ｎを直列に接
続し、これらを並列に接続した構成となっている。そし
て、出力抵抗の設定は、ＣＰＵ６０からの出力抵抗切り
替え信号５６ａを受けて所定のリレー５１ａ〜５１ｎを
選択制御することによっておこなう。
の出力電圧制御信号５５ａを受けて、任意の出力電圧を
被試験器１００に供給する。実際のバッテリの出力抵抗
は、バッテリ容量の大きさによって数ｍΩ〜数十Ωの広
い範囲を有している。この為、出力抵抗切替え部４０に
は、必要とする複数の出力抵抗値の抵抗を設け、これを
切り替えることで出力抵抗を変えるようにしている。こ
の為に、出力抵抗切替え部４０は、開閉用リレー５１ａ
〜５１ｎと対応する抵抗Ｒ４１ａ〜Ｒ４１ｎを直列に接
続し、これらを並列に接続した構成となっている。そし
て、出力抵抗の設定は、ＣＰＵ６０からの出力抵抗切り
替え信号５６ａを受けて所定のリレー５１ａ〜５１ｎを
選択制御することによっておこなう。
【０００５】上記説明のように、有限個数のリレーによ
り出力抵抗を切り替える為に、連続的に変えることが困
難である。この結果、ステップ的に出力抵抗を変えるこ
ととなる為、利用上の不便が生じる場合が多々ある。も
し、出力抵抗を細かく切り替えようとすれば、リレーと
抵抗の個数が増加してしまい、コスト上昇をもたらして
しまい実用的ではない。また、出力電圧可変電源５５自
身が個々にばらついた内部抵抗Ｒ５４を持っている為、
数十ｍΩ以下の低い出力抵抗の設定の場合では、この内
部抵抗Ｒ５４を差し引いた抵抗値を個々に出力抵抗切替
え部４０に与える必要がある。しかも、出力電圧を変え
ていくと、この内部抵抗Ｒ５４が変わる為、所定の出力
抵抗を維持して被試験器に供給しにくい場合がある。ま
た、リレー切り替え時のタイミングをうまく制御して
も、リレー接点の開閉の瞬間は目的の出力抵抗とは異な
った状態の出力抵抗を供給することがある。このこと
は、疑似的にバッテリの内部抵抗の変化を連続して変え
て試験するアプリケーションでは使いづらい欠点とな
り、利用上の制限となっている。
り出力抵抗を切り替える為に、連続的に変えることが困
難である。この結果、ステップ的に出力抵抗を変えるこ
ととなる為、利用上の不便が生じる場合が多々ある。も
し、出力抵抗を細かく切り替えようとすれば、リレーと
抵抗の個数が増加してしまい、コスト上昇をもたらして
しまい実用的ではない。また、出力電圧可変電源５５自
身が個々にばらついた内部抵抗Ｒ５４を持っている為、
数十ｍΩ以下の低い出力抵抗の設定の場合では、この内
部抵抗Ｒ５４を差し引いた抵抗値を個々に出力抵抗切替
え部４０に与える必要がある。しかも、出力電圧を変え
ていくと、この内部抵抗Ｒ５４が変わる為、所定の出力
抵抗を維持して被試験器に供給しにくい場合がある。ま
た、リレー切り替え時のタイミングをうまく制御して
も、リレー接点の開閉の瞬間は目的の出力抵抗とは異な
った状態の出力抵抗を供給することがある。このこと
は、疑似的にバッテリの内部抵抗の変化を連続して変え
て試験するアプリケーションでは使いづらい欠点とな
り、利用上の制限となっている。
【０００６】
【発明が解決しようとする課題】上記説明のように、従
来技術では、出力抵抗を細かく切り替えようとすると、
リレーの個数が増加してしまい、コスト上昇をもたらし
てしまい好ましくない。また、出力電圧可変電源５５自
身が内部抵抗Ｒ５４をもっていて個々のばらつきを持っ
ている為に、低い出力抵抗の場合には所定の出力抵抗値
で被試験器に供給できない欠点がある。また、出力抵抗
を連続して変えて試験しようとするアプリケーションで
は、利用上の制限があった。
来技術では、出力抵抗を細かく切り替えようとすると、
リレーの個数が増加してしまい、コスト上昇をもたらし
てしまい好ましくない。また、出力電圧可変電源５５自
身が内部抵抗Ｒ５４をもっていて個々のばらつきを持っ
ている為に、低い出力抵抗の場合には所定の出力抵抗値
で被試験器に供給できない欠点がある。また、出力抵抗
を連続して変えて試験しようとするアプリケーションで
は、利用上の制限があった。
【０００７】そこで、本発明が解決しようとする課題
は、出力抵抗を常に安定した所定の出力抵抗値で出力で
き、かつ連続的に変えることを可能にし、かつ安価に構
成することを目的とする。
は、出力抵抗を常に安定した所定の出力抵抗値で出力で
き、かつ連続的に変えることを可能にし、かつ安価に構
成することを目的とする。
【０００８】
（請求項１の解決手段）第１図は、本発明による解決手
段を示している参考図である。上記課題を解決するため
に、本発明の構成では、出力電圧制御信号を受けてアナ
ログ電圧を出力するＤＡ変換器２１を設け、電源電圧を
出力する電力用の増幅器１２を設け、増幅器１２の演算
増幅回路を構成する抵抗Ｒ３１と抵抗Ｒ３２と抵抗Ｒ３
３を設け、被試験器１００に流れる電流を検出する抵抗
Ｒ３４を設け、抵抗Ｒ３４両端の電位差を検出する差動
増幅器１４を設け、差動増幅器１４の出力信号と出力抵
抗制御信号１５ａを受けて、抵抗Ｒ３３に制御電圧を出
力する可変ゲイン増幅器１５を設け、これにより、増幅
器１２の出力電圧を制御する手段とした構成手段であ
る。
段を示している参考図である。上記課題を解決するため
に、本発明の構成では、出力電圧制御信号を受けてアナ
ログ電圧を出力するＤＡ変換器２１を設け、電源電圧を
出力する電力用の増幅器１２を設け、増幅器１２の演算
増幅回路を構成する抵抗Ｒ３１と抵抗Ｒ３２と抵抗Ｒ３
３を設け、被試験器１００に流れる電流を検出する抵抗
Ｒ３４を設け、抵抗Ｒ３４両端の電位差を検出する差動
増幅器１４を設け、差動増幅器１４の出力信号と出力抵
抗制御信号１５ａを受けて、抵抗Ｒ３３に制御電圧を出
力する可変ゲイン増幅器１５を設け、これにより、増幅
器１２の出力電圧を制御する手段とした構成手段であ
る。
【０００９】（請求項２の解決手段）第２図は、本発明
による解決手段を示している参考図である。上記課題を
解決するために、本発明の構成では、出力電圧制御信号
を受けてアナログ電圧を出力するＤＡ変換器２１を設
け、電源電圧を出力する電力用の増幅器１２を設け、増
幅器１２の演算増幅回路を構成する抵抗Ｒ３１と抵抗Ｒ
３２と抵抗Ｒ３３を設け、被試験器１００に流れる電流
を検出する抵抗Ｒ３４を設け、電源出力端子１１０の両
端の電位差を検出する差動増幅器１４を設け、抵抗Ｒ３
４からの電圧信号と出力抵抗制御信号１５ａを受けて、
抵抗Ｒ３３に制御電圧を出力する可変ゲイン増幅器１５
を設け、これにより、増幅器１２の出力電圧を制御する
手段とした構成手段である。
による解決手段を示している参考図である。上記課題を
解決するために、本発明の構成では、出力電圧制御信号
を受けてアナログ電圧を出力するＤＡ変換器２１を設
け、電源電圧を出力する電力用の増幅器１２を設け、増
幅器１２の演算増幅回路を構成する抵抗Ｒ３１と抵抗Ｒ
３２と抵抗Ｒ３３を設け、被試験器１００に流れる電流
を検出する抵抗Ｒ３４を設け、電源出力端子１１０の両
端の電位差を検出する差動増幅器１４を設け、抵抗Ｒ３
４からの電圧信号と出力抵抗制御信号１５ａを受けて、
抵抗Ｒ３３に制御電圧を出力する可変ゲイン増幅器１５
を設け、これにより、増幅器１２の出力電圧を制御する
手段とした構成手段である。
【００１０】（請求項３の解決手段）第３図は、本発明
による解決手段を示している参考図である。上記課題を
解決するために、本発明の構成では、出力電圧制御信号
を受けてアナログ電圧を出力するＤＡ変換器２１を設
け、電源電圧を出力する電力用の増幅器１２を設け、増
幅器１２の演算増幅回路を構成する抵抗Ｒ３１と抵抗Ｒ
３２と抵抗Ｒ３３を設け、被試験器１００に流れる電流
を検出する抵抗Ｒ３４を設け、抵抗Ｒ３４両端の電位差
を検出する差動増幅器１４を設け、差動増幅器１４の信
号を受けて、量子化してデジタルデータに変換して出力
抵抗演算部２４に出力するＡＤ変換器２３を設け、ＡＤ
変換器２３の信号と出力抵抗制御信号２４ａを受けて、
第２ＤＡ変換器２２に出力する出力抵抗演算部２４を設
け、出力抵抗演算部２４の信号を受けて、アナログ電圧
信号に変換して抵抗Ｒ３３に制御電圧を出力する第２Ｄ
Ａ変換器２２を設け、これにより、増幅器１２の出力電
圧を制御する手段とした構成手段である。
による解決手段を示している参考図である。上記課題を
解決するために、本発明の構成では、出力電圧制御信号
を受けてアナログ電圧を出力するＤＡ変換器２１を設
け、電源電圧を出力する電力用の増幅器１２を設け、増
幅器１２の演算増幅回路を構成する抵抗Ｒ３１と抵抗Ｒ
３２と抵抗Ｒ３３を設け、被試験器１００に流れる電流
を検出する抵抗Ｒ３４を設け、抵抗Ｒ３４両端の電位差
を検出する差動増幅器１４を設け、差動増幅器１４の信
号を受けて、量子化してデジタルデータに変換して出力
抵抗演算部２４に出力するＡＤ変換器２３を設け、ＡＤ
変換器２３の信号と出力抵抗制御信号２４ａを受けて、
第２ＤＡ変換器２２に出力する出力抵抗演算部２４を設
け、出力抵抗演算部２４の信号を受けて、アナログ電圧
信号に変換して抵抗Ｒ３３に制御電圧を出力する第２Ｄ
Ａ変換器２２を設け、これにより、増幅器１２の出力電
圧を制御する手段とした構成手段である。
【００１１】（請求項４の解決手段）第４図は、本発明
による解決手段を示している参考図である。上記課題を
解決するために、本発明の構成では、出力電圧演算部２
５の信号を受けてアナログ電圧を出力するＤＡ変換器２
１を設け、電源電圧を出力する電力用の増幅器１２を設
け、増幅器１２の演算増幅回路を構成する抵抗Ｒ３１と
抵抗Ｒ３２を設け、被試験器１００に流れる電流を検出
する抵抗Ｒ３４を設け、抵抗Ｒ３４両端の電位差を検出
する差動増幅器１４を設け、差動増幅器１４の信号を受
けて、量子化してデジタルデータに変換して出力電圧演
算部２５に出力するＡＤ変換器２３を設け、ＡＤ変換器
２３の信号と出力抵抗制御信号２５ａと出力電圧制御信
号２１ａを受けて、ＤＡ変換器２１に出力する出力電圧
演算部２５を設け、これにより、増幅器１２の出力電圧
を制御する手段としたる構成手段である。
による解決手段を示している参考図である。上記課題を
解決するために、本発明の構成では、出力電圧演算部２
５の信号を受けてアナログ電圧を出力するＤＡ変換器２
１を設け、電源電圧を出力する電力用の増幅器１２を設
け、増幅器１２の演算増幅回路を構成する抵抗Ｒ３１と
抵抗Ｒ３２を設け、被試験器１００に流れる電流を検出
する抵抗Ｒ３４を設け、抵抗Ｒ３４両端の電位差を検出
する差動増幅器１４を設け、差動増幅器１４の信号を受
けて、量子化してデジタルデータに変換して出力電圧演
算部２５に出力するＡＤ変換器２３を設け、ＡＤ変換器
２３の信号と出力抵抗制御信号２５ａと出力電圧制御信
号２１ａを受けて、ＤＡ変換器２１に出力する出力電圧
演算部２５を設け、これにより、増幅器１２の出力電圧
を制御する手段としたる構成手段である。
【００１２】
【作用】被試験器１００である負荷に流れる電流ＩLを
抵抗Ｒ３４で検出して、この信号ＶDIFの量と出力抵抗
制御信号１５ａ、２４ａ、２５ａに応じて出力電圧を下
げるようにすることによって、等価的に出力抵抗を実現
できる作用が得られる。電流検出抵抗Ｒ３４で電流を検
出し、可変ゲイン増幅器１５あるいは出力抵抗演算部２
４あるいは出力電圧演算部２５で等価的な出力抵抗を付
与するように増幅器１２の出力電圧を制御する手段とし
たことで、細かく連続的に出力抵抗を変える機能を実現
できる。
抵抗Ｒ３４で検出して、この信号ＶDIFの量と出力抵抗
制御信号１５ａ、２４ａ、２５ａに応じて出力電圧を下
げるようにすることによって、等価的に出力抵抗を実現
できる作用が得られる。電流検出抵抗Ｒ３４で電流を検
出し、可変ゲイン増幅器１５あるいは出力抵抗演算部２
４あるいは出力電圧演算部２５で等価的な出力抵抗を付
与するように増幅器１２の出力電圧を制御する手段とし
たことで、細かく連続的に出力抵抗を変える機能を実現
できる。
【００１３】
（実施例１）本発明の実施例について、図１を参照し
て、可変ゲイン増幅器を使用した場合についての実施例
を以下に説明する。動作原理は、負荷に流れる電流ＩL
を検出し、この信号を受けて可変ゲイン増幅器で増幅し
た後、この信号で出力電圧を比例制御することで出力電
圧を変える。これによって、等価的に任意の出力抵抗Ｚ
OUTを実現する手段としている。構成は、ＤＡ変換器２
１と、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、増幅器
１２と、差動増幅器１４と、可変ゲイン増幅器１５とで
構成している。
て、可変ゲイン増幅器を使用した場合についての実施例
を以下に説明する。動作原理は、負荷に流れる電流ＩL
を検出し、この信号を受けて可変ゲイン増幅器で増幅し
た後、この信号で出力電圧を比例制御することで出力電
圧を変える。これによって、等価的に任意の出力抵抗Ｚ
OUTを実現する手段としている。構成は、ＤＡ変換器２
１と、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、増幅器
１２と、差動増幅器１４と、可変ゲイン増幅器１５とで
構成している。
【００１４】接続は、図１に示すように、ＤＡ変換器２
１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の他
端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端と抵
抗Ｒ３３の一端に接続している。増幅器１２の正入力端
子は回路グランドに接続している。増幅器１２の出力端
子は抵抗Ｒ３４の一端と差動増幅器１４の正入力端子に
接続している。抵抗Ｒ３４の他端は、差動増幅器１４の
負入力端子と抵抗Ｒ３２の他端と電源出力端子１１０に
接続している。差動増幅器１４の出力端子は、可変ゲイ
ン増幅器１５の入力に接続している。可変ゲイン増幅器
１５の出力は、抵抗Ｒ３３の他端に接続している。
１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の他
端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端と抵
抗Ｒ３３の一端に接続している。増幅器１２の正入力端
子は回路グランドに接続している。増幅器１２の出力端
子は抵抗Ｒ３４の一端と差動増幅器１４の正入力端子に
接続している。抵抗Ｒ３４の他端は、差動増幅器１４の
負入力端子と抵抗Ｒ３２の他端と電源出力端子１１０に
接続している。差動増幅器１４の出力端子は、可変ゲイ
ン増幅器１５の入力に接続している。可変ゲイン増幅器
１５の出力は、抵抗Ｒ３３の他端に接続している。
【００１５】ＤＡ変換器２１は、出力電圧制御信号２１
ａを受けてアナログ電圧信号ＶDAに変換した後抵抗Ｒ３
１に供給され、無負荷時の被試験器１００の出力電圧
は、Ｖout＝−（Ｒ３２×（ＶDA／Ｒ３１））の電圧値
で出力している。増幅器１２は電力用の増幅器であり、
この増幅器１２と、抵抗Ｒ３１と、Ｒ３２と、Ｒ３３と
によって演算増幅回路を構成していて、抵抗Ｒ３２の他
端は電源出力端子１１０に接続されている。この為、こ
の演算増幅回路は、出力電圧Ｖoutを一定にするように
演算増幅している。このことは、増幅器１２の出力に直
列に接続している電流検出用の抵抗Ｒ３４の影響を受け
ない。差動増幅器１４の電流検出電圧は、ＶDIF＝ＩL×
Ｒ３４×ＧDIFで表される。ここで、ＧDIFは、差動増幅
器１４の増幅度とする。可変ゲイン増幅器１５の出力電
圧は、ＶFB＝−（ＶDIF×Ｇx）で表される。ここで、Ｇ
Xは、可変ゲイン増幅器１５の増幅度とし、この可変ゲ
イン増幅器１５は反転増幅器とする。
ａを受けてアナログ電圧信号ＶDAに変換した後抵抗Ｒ３
１に供給され、無負荷時の被試験器１００の出力電圧
は、Ｖout＝−（Ｒ３２×（ＶDA／Ｒ３１））の電圧値
で出力している。増幅器１２は電力用の増幅器であり、
この増幅器１２と、抵抗Ｒ３１と、Ｒ３２と、Ｒ３３と
によって演算増幅回路を構成していて、抵抗Ｒ３２の他
端は電源出力端子１１０に接続されている。この為、こ
の演算増幅回路は、出力電圧Ｖoutを一定にするように
演算増幅している。このことは、増幅器１２の出力に直
列に接続している電流検出用の抵抗Ｒ３４の影響を受け
ない。差動増幅器１４の電流検出電圧は、ＶDIF＝ＩL×
Ｒ３４×ＧDIFで表される。ここで、ＧDIFは、差動増幅
器１４の増幅度とする。可変ゲイン増幅器１５の出力電
圧は、ＶFB＝−（ＶDIF×Ｇx）で表される。ここで、Ｇ
Xは、可変ゲイン増幅器１５の増幅度とし、この可変ゲ
イン増幅器１５は反転増幅器とする。
【００１６】次に、負荷電流ＩLがない場合は、可変ゲ
イン増幅器１５の出力電圧ＶFB＝０であるから、被試験
器の出力電圧は、Ｖout1＝−（Ｒ３２×（ＶDA／Ｒ３
１））の計算式で表される。一方、負荷電流ＩLがある
場合は可変ゲイン増幅器１５の出力電圧ＶFB≠０である
から、被試験器の出力電圧は、Ｖout2＝−（Ｒ３２×
（ＶDA／Ｒ３１＋ＶFB／Ｒ３３））の計算式で表され
る。
イン増幅器１５の出力電圧ＶFB＝０であるから、被試験
器の出力電圧は、Ｖout1＝−（Ｒ３２×（ＶDA／Ｒ３
１））の計算式で表される。一方、負荷電流ＩLがある
場合は可変ゲイン増幅器１５の出力電圧ＶFB≠０である
から、被試験器の出力電圧は、Ｖout2＝−（Ｒ３２×
（ＶDA／Ｒ３１＋ＶFB／Ｒ３３））の計算式で表され
る。
【００１７】これから、ある電流が流れたときの電圧ド
ロップは、ＶDROP＝ＶOUT2−ＶOUT1＝−（Ｒ３２×（Ｖ
FB／Ｒ３３））である。この式に上記の各式を代入する
と、電圧ドロップＶDROP＝−（Ｒ３２×（−（（ＩL×
Ｒ３４×ＧDIF）×Ｇx）／Ｒ３３））＝ＩL×ＧX×ＧDI
F×Ｒ３２×Ｒ３４／Ｒ３３となる。ここでＧDIF×Ｒ３
２×Ｒ３４／Ｒ３３は定数であるからＫとおくと、ＶDR
OP＝ＩL×ＧX×Ｋとなる。これから出力抵抗は、ＺOUT
＝ＶDROP／ＩL＝ＧX×Ｋとなる。
ロップは、ＶDROP＝ＶOUT2−ＶOUT1＝−（Ｒ３２×（Ｖ
FB／Ｒ３３））である。この式に上記の各式を代入する
と、電圧ドロップＶDROP＝−（Ｒ３２×（−（（ＩL×
Ｒ３４×ＧDIF）×Ｇx）／Ｒ３３））＝ＩL×ＧX×ＧDI
F×Ｒ３２×Ｒ３４／Ｒ３３となる。ここでＧDIF×Ｒ３
２×Ｒ３４／Ｒ３３は定数であるからＫとおくと、ＶDR
OP＝ＩL×ＧX×Ｋとなる。これから出力抵抗は、ＺOUT
＝ＶDROP／ＩL＝ＧX×Ｋとなる。
【００１８】このことは、ＣＰＵ６０から、出力抵抗制
御信号１５ａを可変ゲイン増幅器１５に設定して増幅度
ＧXを変えることで任意の出力抵抗を実現できることと
なる。また、この可変ゲイン増幅器１５に与える設定デ
ータの分解能で１０ビット以上の分解能は容易に実現で
きる為、細かく連続的に出力抵抗を変えることも容易に
実現できることとなる。
御信号１５ａを可変ゲイン増幅器１５に設定して増幅度
ＧXを変えることで任意の出力抵抗を実現できることと
なる。また、この可変ゲイン増幅器１５に与える設定デ
ータの分解能で１０ビット以上の分解能は容易に実現で
きる為、細かく連続的に出力抵抗を変えることも容易に
実現できることとなる。
【００１９】上記説明では、可変ゲイン増幅器１５は反
転増幅器として説明したが、差動増幅器１４の入力側の
極性を逆にし、可変ゲイン増幅器１５を正の増幅器とし
ても同様に実施できるので、このように接続し構成して
も良い。
転増幅器として説明したが、差動増幅器１４の入力側の
極性を逆にし、可変ゲイン増幅器１５を正の増幅器とし
ても同様に実施できるので、このように接続し構成して
も良い。
【００２０】（実施例２）本発明の実施例について、図
２を参照して、可変ゲイン増幅器を使用した場合につい
て以下に説明する。本実施例は、負荷に流れる電流検出
抵抗Ｒ３４を被試験器１００の戻り線と回路グランド間
に接続していて、差動増幅器１４は、単に電源出力端子
１１０の両端の電位差を増幅器１２に与えるようにして
いる。そして、電流検出抵抗Ｒ３４の電圧を受けて可変
ゲイン増幅器で増幅した後、この信号で出力電圧を比例
制御することで出力電圧を変える。これによって、等価
的に任意の出力抵抗を実現している。
２を参照して、可変ゲイン増幅器を使用した場合につい
て以下に説明する。本実施例は、負荷に流れる電流検出
抵抗Ｒ３４を被試験器１００の戻り線と回路グランド間
に接続していて、差動増幅器１４は、単に電源出力端子
１１０の両端の電位差を増幅器１２に与えるようにして
いる。そして、電流検出抵抗Ｒ３４の電圧を受けて可変
ゲイン増幅器で増幅した後、この信号で出力電圧を比例
制御することで出力電圧を変える。これによって、等価
的に任意の出力抵抗を実現している。
【００２１】構成は、実施例１と同様に、ＤＡ変換器２
１と、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、増幅器
１２と、差動増幅器１４と、可変ゲイン増幅器１５とで
構成している。接続は、図２に示すように、ＤＡ変換器
２１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の
他端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端と
抵抗Ｒ３３の一端に接続している。増幅器１２の正入力
端子は回路グランドに接続している。増幅器１２の出力
端子は、差動増幅器１４の正入力端子と電源出力端子１
１０に接続している。出力端子の他端は、差動増幅器１
４の負入力端子と抵抗Ｒ３４の一端と可変ゲイン増幅器
１５の入力に接続している。抵抗Ｒ３４の他端は、回路
グランドに接続している。差動増幅器１４の出力端子
は、抵抗Ｒ３２の他端に接続している。可変ゲイン増幅
器１５の出力は、抵抗Ｒ３３の他端に接続している。
１と、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、増幅器
１２と、差動増幅器１４と、可変ゲイン増幅器１５とで
構成している。接続は、図２に示すように、ＤＡ変換器
２１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の
他端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端と
抵抗Ｒ３３の一端に接続している。増幅器１２の正入力
端子は回路グランドに接続している。増幅器１２の出力
端子は、差動増幅器１４の正入力端子と電源出力端子１
１０に接続している。出力端子の他端は、差動増幅器１
４の負入力端子と抵抗Ｒ３４の一端と可変ゲイン増幅器
１５の入力に接続している。抵抗Ｒ３４の他端は、回路
グランドに接続している。差動増幅器１４の出力端子
は、抵抗Ｒ３２の他端に接続している。可変ゲイン増幅
器１５の出力は、抵抗Ｒ３３の他端に接続している。
【００２２】実施例１と同様にして、増幅器１２と、抵
抗Ｒ３１と、Ｒ３２と、Ｒ３３とによって演算増幅回路
を構成している。抵抗Ｒ３２の他端は、実施例１と同様
のＶOUTとなるように、電源出力端子１１０の両端の電
圧を差動増幅器１４により検出して抵抗Ｒ３２の他端に
供給している。また、可変ゲイン増幅器１５の入力信号
も実施例１と同様のＶDIFとなるように、抵抗Ｒ３４の
電圧信号を入力している。この結果、実施例１と同様に
計算され、同様にして実現できることとなる。
抗Ｒ３１と、Ｒ３２と、Ｒ３３とによって演算増幅回路
を構成している。抵抗Ｒ３２の他端は、実施例１と同様
のＶOUTとなるように、電源出力端子１１０の両端の電
圧を差動増幅器１４により検出して抵抗Ｒ３２の他端に
供給している。また、可変ゲイン増幅器１５の入力信号
も実施例１と同様のＶDIFとなるように、抵抗Ｒ３４の
電圧信号を入力している。この結果、実施例１と同様に
計算され、同様にして実現できることとなる。
【００２３】（実施例３）本発明の実施例について、図
３を参照して、ＡＤ変換器２３と出力抵抗演算部２４と
第２ＤＡ変換器２２を使用した場合について以下に説明
する。実施例１の場合は、可変ゲイン増幅器１５の回路
によって、ゲインＧXを変えることで出力抵抗を等価的
に変える手段としていたが、本実施例では、この可変ゲ
イン増幅器１５の機能の代わりにＡＤ変換器２３とソフ
ト的に演算処理する出力抵抗演算部２４と第２ＤＡ変換
器２２に置き換えている。この構成手段でフィードバッ
ク・ループを形成し、これにより等価的に任意の出力抵
抗を実現する手段としている。構成は、ＤＡ変換器２１
と、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、増幅器１
２と、差動増幅器１４と、ＡＤ変換器２３と、出力抵抗
演算部２４と、第２ＤＡ変換器２２とで構成している。
３を参照して、ＡＤ変換器２３と出力抵抗演算部２４と
第２ＤＡ変換器２２を使用した場合について以下に説明
する。実施例１の場合は、可変ゲイン増幅器１５の回路
によって、ゲインＧXを変えることで出力抵抗を等価的
に変える手段としていたが、本実施例では、この可変ゲ
イン増幅器１５の機能の代わりにＡＤ変換器２３とソフ
ト的に演算処理する出力抵抗演算部２４と第２ＤＡ変換
器２２に置き換えている。この構成手段でフィードバッ
ク・ループを形成し、これにより等価的に任意の出力抵
抗を実現する手段としている。構成は、ＤＡ変換器２１
と、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、増幅器１
２と、差動増幅器１４と、ＡＤ変換器２３と、出力抵抗
演算部２４と、第２ＤＡ変換器２２とで構成している。
【００２４】接続は、図３に示すように、ＤＡ変換器２
１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の他
端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端と抵
抗Ｒ３３の一端に接続している。増幅器１２の正入力端
子は回路グランドに接続している。増幅器１２の出力端
子は抵抗Ｒ３４の一端と差動増幅器１４の正入力端子に
接続している。抵抗Ｒ３４の他端は、差動増幅器１４の
負入力端子と抵抗Ｒ３２の他端と電源出力端子１１０に
接続している。差動増幅器１４の出力端子は、ＡＤ変換
器２３の入力に接続している。ＡＤ変換器２３の出力信
号は、出力抵抗演算部２４の入力に供給している。出力
抵抗演算部２４の出力信号は、第２ＤＡ変換器２２の入
力に供給している。第２ＤＡ変換器２２の出力は、抵抗
Ｒ３３の他端に接続している。
１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の他
端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端と抵
抗Ｒ３３の一端に接続している。増幅器１２の正入力端
子は回路グランドに接続している。増幅器１２の出力端
子は抵抗Ｒ３４の一端と差動増幅器１４の正入力端子に
接続している。抵抗Ｒ３４の他端は、差動増幅器１４の
負入力端子と抵抗Ｒ３２の他端と電源出力端子１１０に
接続している。差動増幅器１４の出力端子は、ＡＤ変換
器２３の入力に接続している。ＡＤ変換器２３の出力信
号は、出力抵抗演算部２４の入力に供給している。出力
抵抗演算部２４の出力信号は、第２ＤＡ変換器２２の入
力に供給している。第２ＤＡ変換器２２の出力は、抵抗
Ｒ３３の他端に接続している。
【００２５】実施例１と同様にして差動増幅器１４で検
出した電圧ＶDIFを、ＡＤ変換器２３に供給する。次
に、ＡＤ変換器２３は、この信号を受けて、量子化して
デジタルデータに変換して出力抵抗演算部２４に供給す
る。出力抵抗演算部２４は、このデジタルデータを受け
て、出力抵抗制御信号２４ａに対応した出力抵抗となる
ＤＡデータ値に演算した後、第２ＤＡ変換器２２に供給
する。第２ＤＡ変換器２２は、このＤＡデータ値を受け
てアナログ電圧ＶFBに変換した後抵抗Ｒ３３に供給す
る。この出力抵抗演算部２４は回路ではなく、ＣＰＵ６
０あるいは他のＣＰＵやＤＳＰ（Digital Signal Proce
ssor）によってソフト的に演算を実施するものである。
これによって出力抵抗のフィードバック・ループを形成
してる為に、出力抵抗は、急激な負荷の変動には追従で
きない場合があるが、通常の使用条件では支障とはなら
ない。以後は、実施例１と同様にして等価的に出力抵抗
の制御を実現している。
出した電圧ＶDIFを、ＡＤ変換器２３に供給する。次
に、ＡＤ変換器２３は、この信号を受けて、量子化して
デジタルデータに変換して出力抵抗演算部２４に供給す
る。出力抵抗演算部２４は、このデジタルデータを受け
て、出力抵抗制御信号２４ａに対応した出力抵抗となる
ＤＡデータ値に演算した後、第２ＤＡ変換器２２に供給
する。第２ＤＡ変換器２２は、このＤＡデータ値を受け
てアナログ電圧ＶFBに変換した後抵抗Ｒ３３に供給す
る。この出力抵抗演算部２４は回路ではなく、ＣＰＵ６
０あるいは他のＣＰＵやＤＳＰ（Digital Signal Proce
ssor）によってソフト的に演算を実施するものである。
これによって出力抵抗のフィードバック・ループを形成
してる為に、出力抵抗は、急激な負荷の変動には追従で
きない場合があるが、通常の使用条件では支障とはなら
ない。以後は、実施例１と同様にして等価的に出力抵抗
の制御を実現している。
【００２６】（実施例４）本発明の実施例について、図
４を参照して、ＡＤ変換器２３と出力抵抗演算部を使用
した場合についての実施例を以下に説明する。実施例３
の場合は、出力抵抗可変専用の第２ＤＡ変換器２２を設
けていたが、本実施例では、ＤＡ変換器２１を利用して
出力電圧ＶOUTを変えることで等価的に任意の出力抵抗
の可変機能を実現している。構成は、ＤＡ変換器２１
と、抵抗Ｒ３１、Ｒ３２、Ｒ３４と、増幅器１２と、差
動増幅器１４と、ＡＤ変換器２３と、出力電圧演算部２
５とで構成している。
４を参照して、ＡＤ変換器２３と出力抵抗演算部を使用
した場合についての実施例を以下に説明する。実施例３
の場合は、出力抵抗可変専用の第２ＤＡ変換器２２を設
けていたが、本実施例では、ＤＡ変換器２１を利用して
出力電圧ＶOUTを変えることで等価的に任意の出力抵抗
の可変機能を実現している。構成は、ＤＡ変換器２１
と、抵抗Ｒ３１、Ｒ３２、Ｒ３４と、増幅器１２と、差
動増幅器１４と、ＡＤ変換器２３と、出力電圧演算部２
５とで構成している。
【００２７】接続は、図４に示すように、ＤＡ変換器２
１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の他
端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端に接
続している。増幅器１２の正入力端子は回路グランドに
接続している。増幅器１２の出力端子は抵抗Ｒ３４の一
端と差動増幅器１４の正入力端子に接続している。抵抗
Ｒ３４の他端は、差動増幅器１４の負入力端子と抵抗Ｒ
３２の他端と電源出力端子１１０に接続している。差動
増幅器１４の出力端子は、ＡＤ変換器２３の入力に接続
している。ＡＤ変換器２３の出力信号は、出力電圧演算
部２５の入力に供給している。出力電圧演算部２５の出
力信号は、ＤＡ変換器２１の入力に供給している。
１の出力を抵抗Ｒ３１の一端に接続し、抵抗Ｒ３１の他
端は、増幅器１２の負入力端子と抵抗Ｒ３２の一端に接
続している。増幅器１２の正入力端子は回路グランドに
接続している。増幅器１２の出力端子は抵抗Ｒ３４の一
端と差動増幅器１４の正入力端子に接続している。抵抗
Ｒ３４の他端は、差動増幅器１４の負入力端子と抵抗Ｒ
３２の他端と電源出力端子１１０に接続している。差動
増幅器１４の出力端子は、ＡＤ変換器２３の入力に接続
している。ＡＤ変換器２３の出力信号は、出力電圧演算
部２５の入力に供給している。出力電圧演算部２５の出
力信号は、ＤＡ変換器２１の入力に供給している。
【００２８】第１に、無負荷時の場合においては、出力
電圧演算部２５は、出力電圧制御信号２１ａを受けて、
そのままの信号をＤＡ変換器２１に供給する。ＤＡ変換
器２１は、出力電圧演算部２５からの信号を受けて、ア
ナログ電圧信号ＶDAに変換した後抵抗Ｒ３１に供給さ
れ、無負荷時の出力電圧を被試験器１００に供給してい
る。第２に、負荷に電流が流れている場合においては、
実施例１と同様にして差動増幅器１４で検出した電圧Ｖ
DIFを、ＡＤ変換器２３に供給する。次に、ＡＤ変換器
２３は、この信号を受けて、量子化してデジタルデータ
に変換して出力電圧演算部２５に供給する。出力電圧演
算部２５は、このデジタルデータを受けて、出力抵抗制
御信号２５ａに対応した出力抵抗となるＤＡデータ値に
演算する。そして、出力電圧制御信号２１ａを受けて、
この値を減算した後ＤＡ変換器２１に供給する。ＤＡ変
換器２１は、この信号を受けて、アナログ電圧信号ＶDA
に変換した後抵抗Ｒ３１に供給され、出力抵抗に相当す
る電圧がドロップした出力電圧が被試験器１００に供給
されることとなる。これによって、出力抵抗の制御を等
価的に実現している。
電圧演算部２５は、出力電圧制御信号２１ａを受けて、
そのままの信号をＤＡ変換器２１に供給する。ＤＡ変換
器２１は、出力電圧演算部２５からの信号を受けて、ア
ナログ電圧信号ＶDAに変換した後抵抗Ｒ３１に供給さ
れ、無負荷時の出力電圧を被試験器１００に供給してい
る。第２に、負荷に電流が流れている場合においては、
実施例１と同様にして差動増幅器１４で検出した電圧Ｖ
DIFを、ＡＤ変換器２３に供給する。次に、ＡＤ変換器
２３は、この信号を受けて、量子化してデジタルデータ
に変換して出力電圧演算部２５に供給する。出力電圧演
算部２５は、このデジタルデータを受けて、出力抵抗制
御信号２５ａに対応した出力抵抗となるＤＡデータ値に
演算する。そして、出力電圧制御信号２１ａを受けて、
この値を減算した後ＤＡ変換器２１に供給する。ＤＡ変
換器２１は、この信号を受けて、アナログ電圧信号ＶDA
に変換した後抵抗Ｒ３１に供給され、出力抵抗に相当す
る電圧がドロップした出力電圧が被試験器１００に供給
されることとなる。これによって、出力抵抗の制御を等
価的に実現している。
【００２９】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。出
力電圧ＶOUTは、出力抵抗制御信号１５ａ、２４ａ、２
５ａと負荷電流ＩLに応じた電圧を出力するように構成
している為、常に所定の出力抵抗値となるように出力電
圧ＶOUTを供給できる効果が得られる。また、実施例
１、２の可変ゲイン増幅器１５に与える設定データの分
解能は、容易に１０ビット以上の分解能が実現できる
為、細かく連続的に出力抵抗を変えることが容易に得ら
れる。従来のように、複数の出力抵抗設定用の抵抗Ｒ４
１ａ〜Ｒ４１ｎを設けず、単一の電流検出抵抗Ｒ３４で
電流を検出して出力電圧ＶOUTを制御する構成手段とし
たことで、細かく連続的に出力抵抗を変えることができ
る為、部品コストを低減でき、安価に構成できる利点が
ある。
ているので、下記に記載されるような効果を奏する。出
力電圧ＶOUTは、出力抵抗制御信号１５ａ、２４ａ、２
５ａと負荷電流ＩLに応じた電圧を出力するように構成
している為、常に所定の出力抵抗値となるように出力電
圧ＶOUTを供給できる効果が得られる。また、実施例
１、２の可変ゲイン増幅器１５に与える設定データの分
解能は、容易に１０ビット以上の分解能が実現できる
為、細かく連続的に出力抵抗を変えることが容易に得ら
れる。従来のように、複数の出力抵抗設定用の抵抗Ｒ４
１ａ〜Ｒ４１ｎを設けず、単一の電流検出抵抗Ｒ３４で
電流を検出して出力電圧ＶOUTを制御する構成手段とし
たことで、細かく連続的に出力抵抗を変えることができ
る為、部品コストを低減でき、安価に構成できる利点が
ある。
【図１】本発明の可変ゲイン増幅器を使用した実施例１
の出力抵抗可変の電源装置の回路構成図である。
の出力抵抗可変の電源装置の回路構成図である。
【図２】本発明の可変ゲイン増幅器を使用した実施例２
の出力抵抗可変の電源装置の回路構成図である。
の出力抵抗可変の電源装置の回路構成図である。
【図３】本発明のＡＤ変換器２３と出力抵抗演算部２４
と第２ＤＡ変換器２２を使用した場合の出力抵抗可変の
電源装置の回路構成図である。
と第２ＤＡ変換器２２を使用した場合の出力抵抗可変の
電源装置の回路構成図である。
【図４】本発明のＡＤ変換器２３と出力抵抗演算部を使
用した場合の出力抵抗可変の電源装置の回路構成図であ
る。
用した場合の出力抵抗可変の電源装置の回路構成図であ
る。
【図５】従来の出力抵抗をリレーの切り替えで変える場
合の出力抵抗可変の電源装置の回路構成図である。
合の出力抵抗可変の電源装置の回路構成図である。
１２ 増幅器 １４ 差動増幅器 １５ 可変ゲイン増幅器 １５ａ 出力抵抗制御信号 ２１ ＤＡ変換器 ２１ａ 出力電圧制御信号 ２２ 第２ＤＡ変換器 ２３ ＡＤ変換器 ２４ 出力抵抗演算部 ２４ａ 出力抵抗制御信号 ２５ 出力電圧演算部 ２５ａ 出力抵抗制御信号 ４０ 出力抵抗切替え部 Ｒ３１〜Ｒ３４ 抵抗 Ｒ４１ａ〜Ｒ４１ｎ 抵抗 ５１ａ〜５１ｎ リレー ５５ 出力電圧可変電源 ５５ａ 制御信号 ５６ａ 出力抵抗切り替え信号 ６０ ＣＰＵ １００ 被試験器 １１０ 電源出力端子
Claims (4)
- 【請求項１】 被試験器（１００）の電源特性を試験す
る電源装置において、 出力電圧制御信号を受けてアナログ電圧を出力するＤＡ
変換器（２１）を設け、 電源電圧を出力する電力用の増幅器（１２）を設け、 増幅器（１２）の演算増幅回路を構成する抵抗（Ｒ３
１）と抵抗（Ｒ３２）と抵抗（Ｒ３３）を設け、 被試験器（１００）に流れる電流を検出する抵抗（Ｒ３
４）を設け、 抵抗（Ｒ３４）両端の電位差を検出する差動増幅器（１
４）を設け、 差動増幅器（１４）の出力信号と出力抵抗制御信号（１
５ａ）を受けて、抵抗（Ｒ３３）に制御電圧を出力する
可変ゲイン増幅器（１５）を設け、 これにより、増幅器（１２）の出力電圧を制御する手段
とし、 接続としては、ＤＡ変換器（２１）の出力を抵抗（Ｒ３
１）の一端に接続し、抵抗（Ｒ３１）の他端は、増幅器
（１２）の負入力端子と抵抗（Ｒ３２）の一端と抵抗
（Ｒ３３）の一端に接続し、増幅器（１２）の正入力端
子は回路グランドに接続し、増幅器（１２）の出力端子
は抵抗（Ｒ３４）の一端と差動増幅器（１４）の正入力
端子に接続し、抵抗（Ｒ３４）の他端は、差動増幅器
（１４）の負入力端子と抵抗（Ｒ３２）の他端と電源出
力端子（１１０）に接続し、差動増幅器（１４）の出力
端子は、可変ゲイン増幅器（１５）の入力に接続し、可
変ゲイン増幅器（１５）の出力は、抵抗（Ｒ３３）の他
端に接続し、 以上を具備していることを特徴とした出力抵抗可変の電
源装置。 - 【請求項２】 被試験器（１００）を電源特性を試験す
る電源装置において、 出力電圧制御信号を受けてアナログ電圧を出力するＤＡ
変換器（２１）を設け、 電源電圧を出力する電力用の増幅器（１２）を設け、 増幅器（１２）の演算増幅回路を構成する抵抗（Ｒ３
１）と抵抗（Ｒ３２）と抵抗（Ｒ３３）を設け、被試験
器（１００）に流れる電流を検出する抵抗（Ｒ３４）を
設け、 電源出力端子（１１０）の両端の電位差を検出する差動
増幅器（１４）を設け、 抵抗（Ｒ３４）からの電圧信号と出力抵抗制御信号（１
５ａ）を受けて、抵抗（Ｒ３３）に制御電圧を出力する
可変ゲイン増幅器（１５）を設け、 これにより、増幅器（１２）の出力電圧を制御する手段
とし、 接続としては、ＤＡ変換器（２１）の出力を抵抗（Ｒ３
１）の一端に接続し、抵抗（Ｒ３１）の他端は、増幅器
（１２）の負入力端子と抵抗（Ｒ３２）の一端と抵抗
（Ｒ３３）の一端に接続し、増幅器（１２）の正入力端
子は回路グランドに接続し、増幅器（１２）の出力端子
は、差動増幅器（１４）の正入力端子と電源出力端子
（１１０）に接続し、出力端子の他端は、差動増幅器
（１４）の負入力端子と抵抗（Ｒ３４）の一端と可変ゲ
イン増幅器（１５）の入力に接続し、抵抗（Ｒ３４）の
他端は、回路グランドに接続し、差動増幅器（１４）の
出力端子は、抵抗（Ｒ３２）の他端に接続し、可変ゲイ
ン増幅器（１５）の出力は、抵抗（Ｒ３３）の他端に接
続し以上を具備していることを特徴とした出力抵抗可変
の電源装置。 - 【請求項３】 被試験器（１００）を電源特性を試験す
る電源装置において、 出力電圧制御信号を受けてアナログ電圧を出力するＤＡ
変換器（２１）を設け、 電源電圧を出力する電力用の増幅器（１２）を設け、 増幅器（１２）の演算増幅回路を構成する抵抗（Ｒ３
１）と抵抗（Ｒ３２）と抵抗（Ｒ３３）を設け、 被試験器（１００）に流れる電流を検出する抵抗（Ｒ３
４）を設け、 抵抗（Ｒ３４）両端の電位差を検出する差動増幅器（１
４）を設け、 差動増幅器（１４）の信号を受けて、量子化してデジタ
ルデータに変換して出力抵抗演算部（２４）に出力する
ＡＤ変換器（２３）を設け、 ＡＤ変換器（２３）の信号と出力抵抗制御信号（２４
ａ）を受けて、第２ＤＡ変換器（２２）に出力する出力
抵抗演算部（２４）を設け、 出力抵抗演算部（２４）の信号を受けて、アナログ電圧
信号に変換して抵抗（Ｒ３３）に制御電圧を出力する第
２ＤＡ変換器（２２）を設け、 これにより、増幅器（１２）の出力電圧を制御する手段
とし、 接続としては、ＤＡ変換器（２１）の出力を抵抗（Ｒ３
１）の一端に接続し、抵抗（Ｒ３１）の他端は、増幅器
（１２）の負入力端子と抵抗（Ｒ３２）の一端と抵抗
（Ｒ３３）の一端に接続し、増幅器（１２）の正入力端
子は回路グランドに接続し、増幅器（１２）の出力端子
は抵抗（Ｒ３４）の一端と差動増幅器（１４）の正入力
端子に接続し、抵抗（Ｒ３４）の他端は、差動増幅器
（１４）の負入力端子と抵抗（Ｒ３２）の他端と電源出
力端子（１１０）に接続し、差動増幅器（１４）の出力
端子は、ＡＤ変換器（２３）の入力に接続し、ＡＤ変換
器（２３）の出力信号は、出力抵抗演算部（２４）の入
力に供給し、出力抵抗演算部（２４）の出力信号は、第
２ＤＡ変換器（２２）の入力に供給し、第２ＤＡ変換器
（２２）の出力は、抵抗（Ｒ３３）の他端に接続し、 以上を具備していることを特徴とした出力抵抗可変の電
源装置。 - 【請求項４】 被試験器（１００）を電源特性を試験す
る電源装置において、 出力電圧演算部（２５）の信号を受けてアナログ電圧を
出力するＤＡ変換器（２１）を設け、 電源電圧を出力する電力用の増幅器（１２）を設け、 増幅器（１２）の演算増幅回路を構成する抵抗（Ｒ３
１）と抵抗（Ｒ３２）を設け、 被試験器（１００）に流れる電流を検出する抵抗（Ｒ３
４）を設け、 抵抗（Ｒ３４）両端の電位差を検出する差動増幅器（１
４）を設け、 差動増幅器（１４）の信号を受けて、量子化してデジタ
ルデータに変換して出力電圧演算部（２５）に出力する
ＡＤ変換器（２３）を設け、 ＡＤ変換器（２３）の信号と出力抵抗制御信号（２５
ａ）と出力電圧制御信号（２１ａ）を受けて、ＤＡ変換
器（２１）に出力する出力電圧演算部（２５）を設け、 これにより、増幅器（１２）の出力電圧を制御する手段
とし、 接続としては、ＤＡ変換器（２１）の出力を抵抗（Ｒ３
１）の一端に接続し、抵抗（Ｒ３１）の他端は、増幅器
（１２）の負入力端子と抵抗（Ｒ３２）の一端に接続
し、増幅器（１２）の正入力端子は回路グランドに接続
し、増幅器（１２）の出力端子は抵抗（Ｒ３４）の一端
と差動増幅器（１４）の正入力端子に接続し、抵抗（Ｒ
３４）の他端は、差動増幅器（１４）の負入力端子と抵
抗（Ｒ３２）の他端と電源出力端子（１１０）に接続
し、差動増幅器（１４）の出力端子は、ＡＤ変換器（２
３）の入力に接続し、ＡＤ変換器（２３）の出力信号
は、出力電圧演算部（２５）の入力に供給し、出力電圧
演算部（２５）の出力信号は、ＤＡ変換器（２１）の入
力に供給し、 以上を具備していることを特徴とした出力抵抗可変の電
源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07952894A JP3316081B2 (ja) | 1994-03-25 | 1994-03-25 | 出力抵抗可変の電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07952894A JP3316081B2 (ja) | 1994-03-25 | 1994-03-25 | 出力抵抗可変の電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07260859A true JPH07260859A (ja) | 1995-10-13 |
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1994
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