JPH0415797A

JPH0415797A - ２線式計測回路

Info

Publication number: JPH0415797A
Application number: JP11663490A
Authority: JP
Inventors: Tsutomu Okayama; 岡山　努
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-05-02
Filing date: 1990-05-02
Publication date: 1992-01-21
Anticipated expiration: 2011-01-10
Also published as: JPH081678B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は２線式計測回路に関し、特にセンサとマイクロ
コンピュータを内蔵することによりいわゆるインテリジ
ェント伝送器として構成され、工業的用途に用いられる
２線式計測回路に関するものである。

〔従来の技術〕

従来のインテリジェント伝送器の例としては特開昭５９
−１１４９３０号公報に開示されるものがある。この文
献に開示される従来回路によれば、センサから送られて
くる複数のアナログ入力信号をマルチプレクサで選択し
、選択した入力信号を可変利得増幅器で所定のレベルま
で増幅し、その後アナログ信号をディジタル信号に変換
するために、自走三角波と前記可変利得増幅器の出力と
の大小を比較して得られるパルスの幅を時間計測してデ
ィジタル値に変換するように構成される。このディジタ
ル値を、内蔵されたマイクロコンピュータで補正演算し
て正規化する。

〔発明が解決しようとする課題〕

上記の従来の計測回路では、パルス幅の計測をを行うに
当り三角波の電圧レベルと入力信号の電圧レベルとを比
較することによって行っているため、計測回路に内蔵し
ているディジタル回路部等から発生する雑音の影響を受
けやすく、Ａ／Ｄ変換を精度良く行うことができないと
いう問題があった。また、センサからの信号に雑音が含
まれると雑音の瞬時波高値に比例してＡ／Ｄ変換値が瞬
時的に変動する。特に２線式計測回路では、各回路ユニ
ットが微小電力で動作している関係上、雑音を抑制して
測定精度の向上を図ることが、実装上の限界及び入手可
能なデバイスの限界により制限されるという問題があっ
た。

本発明の第１の目的は、雑音に強い計測回路系を有し、
高い計測精度を達成することのできる２線式計測回路を
提供することにある。

本発明の第２の目的は、良く知られた積分形Ａ／Ｄ変換
回路を利用し最適なバイアス方法によって構成される２
線式計測回路を提供することにある。

本発明の第３の目的は、本来的に使用できる能動デバイ
スが著しく制限される２線式計測回路であるにも拘らず
、デバイスに対する性能要求を軽減することができる２
線式計測回路を提供することにある。

〔課題を解決するための手段〕

本発明に係る第１の２線式計測回路は、それぞれ種々の
物理量を計測する少なくとも２個以上のセンサと、これ
らのセンサを能動状態に保持する励起回路と、制御信号
に基づき複数の前記センサの出力信号のいずれかを選択
的に入力するスイッチ回路と、制御信号により利得を変
化可能に構成された差動増幅器と、この差動増幅器の出
力を所要のレベルにシフトする加算増幅器と、この加算
増幅器の出力電圧（Ｖａ）と基準電源による基準電圧（
ＶＣ）のうちいずれか一方に切換えて接続する積分器と
、この積分器の後段に配置された電圧比較器とを備え、
前記電圧比較器で設定された基準電圧（ＶＲ’）と、前
記加算増幅器で加算される電圧（Ｖ１）と、センサの出
力信号のうち同相分の電圧（ＶＣ）がそれぞれ異なる値
となるようにしたことを特徴とする。

本発明に係る第２の２線式計測回路は、前記第１の構成
において、前記電圧比較器で設定された基準電圧■、と
、前記加算増幅器で加算される電圧を■１と、基準電圧
■３の関係か、Ｖ　１．　＞　ＶＲ＞ＶＣ又はＶｌ＜Ｖ
Ｒ＜ＶＣとなるようにしたことを特徴とする。

本発明に係る第３の２線式計測回路は、前記第１又は第
２の構成において、前記電圧比較器で設定された基準電
圧■８、前記加算増幅器で加算される電圧■１、基準電
圧■３は、それぞれ、同一の基準電圧に基づいて得られ
る電圧であることを特徴とする。

本発明に係る第４の２線式計測回路は、前記第１の構成
において、前記電圧比較器のパルス幅を時間計測し、得
られた時系列ディジタル値に基づき内蔵マイクロコンピ
ュータで補正演算を行うように構成されたことを特徴と
する。

本発明に係る第５の２線式計測回路は、前記第１の構成
において、前記センサは、計測対象の物理に依存してイ
ンピーダンスが変化するように構成されたことを特徴と
する。

本発明に係る第６の２線式計測回路は、前記第１の構成
において、前記加算増幅器の電源端子と電源との間に抵
抗を直列に接続し、且つ前記加算用増幅器の電源端子と
前記電源の他の端子との間にバイパス用コンデンサを接
続したことを特徴とする。

〔作用〕

本発明による２線式計測回路では、信号電圧の一定時間
積分値と一定電圧の積分値とが等しくなるまでの時間を
計測し、これによりディジタル値を求める２重積分形Ａ
／Ｄ変換器を利用しており、高精度化と耐雑音性を向上
させると共に、所要のバイアス関係を有する加算増幅器
（前処理増幅回路部）を、可変利得増幅器と積分形Ａ／
Ｄ変換器との間に設けることによって２線式計測回路へ
の積分形Ａ／Ｄ変換器の適用を可能にしている。

また本発明による２線式計測回路では、回路各部の参照
電圧や励起電圧等を、単一の基準電圧に基づきこれを分
圧又は増幅することにより発生させ、２線式計測回路の
実現を可能にする。

〔実施例〕

以下に、本発明の実施例を添付図面に基づいて説明する
。

第１図は本発明に係る２線式計測回路の一実施例を示す
ブロック図、第２図は第１図に示した回路の要部を詳細
に示した回路図である。なお第１図中、実線は電力の流
れ、白抜き矢印はアナログ信号の流れ、ハツチングの矢
印はディジタル信号の流れを示す。

先ず第１図を参照して全体構成を説明する。第１図にお
いて１は２線式計測回路、２は受信装置である。２線式
計測回路１と受信装置は２は、２線によって形成された
伝送路３によって接続される。受信装置２は受信回路４
、受信抵抗（Ｒｓ）５、ＤＣ電源（Ｖｓ）６で構成され
る。受信抵抗５とＤＣ電源６と２線式計測回路は直列的
に接続され、受信回路４は受信抵抗５の端子電圧を入力
するように接続されている。、伝送路３を流れる伝送信
号の電流値Ｉｓとしては一般に４〜２０ｍＡの直流定電
流であり、またＶｓは通常２４Ｖが使用される。この結
果、２線式計測回路１は、印加電圧が１０Ｖ前後、電流
が４ｍＡ以下の小電力で動作するように設計されている
。このように２線式計測回路では低消費電力化を満たす
ように作られる。また２線式計測回路１は、内部に設け
られた複数のセンサのそれぞれの感知動作に応答して動
作する２端子定電流源として構成され、受信回路４は、
２線式計測回路１から出力された伝送電流Ｉｓに基づき
発生する受信抵抗５の端子間電圧を取り込み、これを計
測することにより前記センサで検出された被測定量を得
る。

なお伝送路３には、外部のその他のコミュニケータ７が
接続される。

２線式計測回路１では複数の、例えば３個のセンサ８，
９．１０を有し、これらのセンサ８，９゜１０は励起回
路１１によって検知可能状態に励起されている。１２は
定電圧回路であり、定電圧回路１２は伝送路３によって
伝送されてくる電圧を所定の定電圧に変換する。定電圧
回路１２の出力電圧によって２線式計測回路１の回路各
部に安定な電圧が供給されるが、第１図中では励起回路
１１への供給線のみ示している。１３はマルチプレクサ
であり、センサ８，９．１０からの出力信号を制御信号
に基づいてスイッチを適宜に切換え、選択して取り込む
。１４は可変利得増幅器であり、制御信号によってその
利得が所要の値に調整される。可変利得増幅器１４はマ
ルチプレクサ１３て選択されたセンサ出力信号を増幅し
、次段の２重積分型のＡ／Ｄ変換器１５に送給する。Ａ
／Ｄ変換器１５は所定のレベルに増幅されたセンサ検出
信号をディジタル値に変換する。可変利得増幅器１４と
Ａ／Ｄ変換器１５の回路構成及び作用については第２図
を参照して後で詳述する。

１６は信号演算・制御処理機能を有したＣＰＵ（マイク
ロコンピュータ）であり、１７はＣＰＵ１６に付設され
たメモリである。１８はＣＰＵｌ６で演算・補正された
結果を再びアナログ信号に変換するＤ／Ａ変換器であり
、Ｄ／Ａ変換器１８の出力は電圧・電流変換器１９で対
応した電流に変換される。２線式計測回路１のその他の
回路構成としては、前述した外部のコミュニケータ７と
相互通信を行うためのディジタル送受信回路２０が付加
されている。また上記ＣＰＵ１６は、マルチプレクサ１
３と可変利得増幅器１４とＡ／Ｄ変換器１５に対してそ
れらの回路条件を設定するための前述した各制御信号を
与える。

上記構成を有する２線式計測回路１において、ＣＰＵＩ
　６は、メモリ１７に格納された作動プログラムと制御
データによって各センサ８〜１０の出力信号、その他の
信号、例えば励起電圧や可変利得増幅器１４の入力短絡
状態信号を走査して計測データを取り込む。マルチプレ
クサ１３で選択されたアナログのセンサ検出信号は、Ｃ
ＰＵ１６の制御の下に適切な利得に設定された可変利得
増幅器１４で所要のレベルまで増幅された後、Ａ／Ｄ変
換器１５でディジタル値に変換される。

上記の如（２線式計測回路１は、アナログ回路部分とデ
ィジタル回路部分から構成されるが、特にアナログ回路
部分の回路構成が計測限界を決定する。すなわちアナロ
グ回路部分が単電源で動作できると共に、ディジタル回
路部分とうまくインタフェースできることが、２線式計
測回路１を作る上で重要なポイントとなる。

次に、２線式計測回路１におけるアナログ回路部分の詳
細な回路構成を第２図に基づいて説明する。

第２図において８〜］−〇はセンサ、］１は励起回路、
１２は定電圧回路、１３はマルチプレクサ、１４は可変
利得増幅器、１５はＡ／Ｄ変換器である。センサ８〜１
０はそれぞれ例えば２個又は４個の抵抗によって構成さ
れ、励起回路１１の出力電圧■、が印加される。センサ
８〜１０の検出出力は、計測対象である各物理量に依存
して変化するインピーダンスに対応して発生する。セン
サ８〜１０の出力はマルチプレクサ１３に入力される。

定電圧回路１２は抵抗３１とツェナーダイオードＺＤの
直列回路によって構成され、ツェナーダイオードＺＤの
端子電圧として定電圧ＶＲが取り出される。励起回路１
１は演算増幅器Ａ７を用いて非反転増幅回路として構成
され、定電圧ＶＲを所定レベルまで増幅し、電圧ＶＥを
発生する。可変利得増幅器１４は演算増幅器Ａｌ、Ａ２
と梯子形に接続された複数の抵抗からなる抵抗群３２と
複数のスイッチ素子３３とによって構成される。第２図
中可変利得増幅器１４の出力部においてセンサ出力電圧
の同相分をＶＣとして示している。Ａ／Ｄ変換器］５は
前処理増幅回路１５Ａと２重積分形Ａ／Ｄ変換器１５Ｂ
によって構成される。前処理増幅回路１５Ａは演算増幅
器Ａ３と抵抗Ｒ１〜Ｒ４で構成され、２重積分形Ａ／Ｄ
変換器１５Ｂは増幅器Ａ４〜Ａ６と抵抗Ｒ５〜Ｒ７とス
イッチＳＷ１〜ＳＷ３と積分コンデンサＣによって構成
される。２重積分形Ａ／Ｄ変換器１５Ａは原理的に既に
公知なものであり、その作動は例えば特開昭４２−２５
０９０号公報に開示される。なお第２図において２重積
分形Ａ／Ｄ変換器の制御ロジック部の構成は省略されて
いる。

以上の構成を有するアナログ回路部分は、２線式計測回
路１を動作させるために、後述する如く単電源で動作す
るように回路設計されている。更に２線式計測回路１で
は、小電力で動作するアナログ回路部分とＣＰＬＩを含
むディジタル回路部分とが共存するように構成されてい
るので、電源系を介してディジタル回路部分からアナロ
グ回路部分にパルス状雑音が混入することは避けられな
い。

かかるパルス状雑音の混入の問題を、本実施例では後述
するように積分形Ａ／Ｄ変換器を採用して回路設計する
ことにより解決している。

次に、積分器の動作を説明する。第１のフェーズではス
イッチＳＷＩ及びＳＷ２か共にオフ、スイッチＳＷ３が
オンであり、積分コンデンサＣは完全に放電されている
。第２のフェーズではスイッチＳＷ１がオン、スイッチ
ＳＷ３及びＳＷ２がオフであり、スイッチＳＷ１がオン
になると同時に図示しないカウンタで基準クロックの計
数を開始する。この場合、積分用演算増幅器Ａ４の出力
電圧Ｖ。は次式によって与えられる。

Ｎｓ　τ となる。

次に次段の電圧比較器Ａ５で、積分用演算増幅器Ａ４の
出力電圧■。と基準電圧ＶＲとの関係において、Ｖｏ＝
ＶＲとなる瞬間を検出し、前記のカウンタにおける計数
をＮｏて停止させるものとすれば、次の関係式が成立す
る。

間をτとすると、となる。

第３のフェーズでは、計数値が一定値ＮＳに達した時に
、スイッチＳＷＩをオフ、スイッチＳＷ２をオンにして
積分用演算増幅器Ａ４の入力を基準電源によって与えら
れる基準電圧■３に切換え、更に前記カウンタで新たに
計数を開始する。ｔ′後の積分用演算増幅器Ａ４の出力
は、積分形Ａ／Ｄ変換器１５Ｂに入力されたアナログ電圧■
４がディジタル量Ｎ。に変換されたことになる。

前記の如く２重積分形Ａ／Ｄ変換器１５Ｂの変換プロセ
スに従えば、入力電圧■９又は基準電圧■１は積分処理
を受けるので、当該入力電圧及び基準電圧にパルス性の
雑音が混入しても、雑音の存在時間が積分時間Ｎ５τに
比較して短い時間であれば、出力の値に大きな影響は与
えず、雑音に起因する誤差はほとんど生じない。また積
分形Ａ／Ｄ変換器では、変換時間が長くなるが、その間
において入力信号をアナログ的に平均化していることに
なるので、１回のＡ／Ｄ変換で十分なＳＺＮ比を確保す
ることができる。

以上の動作を、他の方式のＡ／Ｄ変換器（例えばＲ−２
Ｒ抵抗ラダーを用いた逐次比較方式、特開昭５９−１１
４９３０号公報に開示される方式等）を用いた場合と比
較すると、これらの方式のＡ／Ｄ変換器では、ディジタ
ル値を定めるタイミングを、入力電圧の瞬時値と所要の
基準値とを比較することにより決定している。従ってデ
ィジタル回路部分に由来するパルス状雑音が混入する可
能性を考慮すると、可変利得増幅器１４の応答帯域を制
限したり、繰り返し計測を行ってディジタル的に平均値
を求めるという回路構成が要求される。このため、ＣＰ
Ｕ１６ては、低電力動作に起因して処理能力が低減化さ
れているにも拘らず、頻繁にデータ取込み処理が要求さ
れ、本来の仕事である補正演算処理等を行う時間が制約
を受けるという不具合が発生する。更に、可変利得増幅
器１４の帯域を制限するために、センサ８〜１０からの
出力信号をマルチプレクサ１３で切換えるごとに、可変
利得増幅器１４の動作か安定するまでの間Ａ／Ｄ変換動
作を開始てきないという不具合が発生する。従って上記
の不具合によって、積分形量外の他の方式のＡ／Ｄ変換
器を使用する場合には、実際上、２線式計測回路を実現
することは不可能である。

２線式計測回路では、回路か正常に動作するためには回
路各部のすべての電圧信号が、基準となる電位（接地電
位）に対して同極性になることが要求される。第２図の
回路において単電源動作を行うための回路条件は、回路
中の各部の電圧Ｖ１とＶＲと■３との大小関係に関して
、Ｖｌ　＞ＶＲ＞Ｖ３又はＶ　ｌ　＜　Ｖ　ｐ　＜　Ｖ　
３となることてあり、本実施例の回路ではこの条件を満
たすように設計されている。

センサ８〜１０の出力信号では接地電位に対する同相電
圧が必ずしも等しくない。第２図の回路では、センサ８
〜１０のいずれのセンサを選択しても同相電圧が励起回
路１１の出力電圧■、の約１／２になるように設定され
ている。また可変利得増幅器１４における演算増幅器Ａ
ｌ、Ａ２は差動入力及び差動出力の増幅器である。従っ
て、可変利得増幅器１４では各センサの出力電圧中の同
相電圧成分は増幅されず、差動電圧成分のみが増幅され
る。このようにして、センサ出力の同相成分の影響を実
用上無視できる値まで相殺するように回路を構成する。

可変利得増幅器１４で増幅されたセンサ出力の差動電圧
成分は、次段のレベルシフト加算増幅を行う前処理増幅
回路１．５　Ａで所定の１ノベルまで増幅され、２重積
分形Ａ／Ｄ変換器１５Ｂのステージに供給される。単電
源動作を必要とする２線式計測回路では、前処理増幅回
路１５Ａにおいて同相成分相殺条件を満たすようにＲ１
／Ｒ２＝Ｒ３／Ｒ４の関係が成立している。

２重積分形Ａ／Ｄ変換器１５Ｂでは、前述した通り、加
算増幅器Ａ３の出力■６を所定時間積分した後、接地電
位又は一定電位で逆方向に積分し、Ａ／Ｄ変換器１５Ｂ
の当該積分器の出力電圧か、基準電圧■８と一致するま
での時間をカウンタて計測し、センサ出力に対応するデ
ィジタル値を得るようにしている。また上記積分器にお
いて積分時間を抵抗Ｒ７に関して不感状態とするには、
積分器すなわち積分用演算増幅器Ａ４の正入力端子の電
位は、電圧比較器Ａ５の基準電位■３と一致させる必要
がある。

以上のように２重積分形Ａ／Ｄ変換器１５Ｂの積分器で
デュアルスロープの積分動作を正常に行わせるには、加
算増幅用の演算増幅器Ａ３の出力■９が、計測対象のセ
ンサの出力信号の大小及び極性に依存せず、常に■９≧
■、又はＶＡ≦■２であることが必要である。すなわち
、計測中において■６とＶＲの大小関係が反対になるこ
とは禁じられる。

２線式計測回路１において前述した条件か満足される時
、センサ回路を含む回路全体を単一電圧と接地電位との
間で動作させることができ、単電源動作が可能となる。

ここで具体的な数値例を述べるとＶＣ，＝６．２ＶＲＶ
１＝３．６５ＶＲＶＲ−２，ＩＶＲＶ３＝ＯＶＲＲ１＝
Ｒ３＝６８にΩ、Ｒ２＝Ｒ４＝９２にΩ、Ｒ７＝４２０
にΩである。

次に２線式計測回路１は、伝送信号Ｉｓが最小で４ｍＡ
であるため、全回路が４ｍＡ以下の消費電力で動作する
必要がある。このため、回路各部はできるだけ小さい電
流で動作させることになる。

動作電流が小さいと、第２図に示されたアナログ回路部
分は電源を経由してディジタル回路部分からの雑音を受
けやすくなる。そこで本実施例では、加算増幅用演算増
幅器Ａ３の電源端子と電源Ｖ　ｃｃとの間に抵抗３４を
挿入し、これにコンデンサ３５によるバイパス路を形成
することで対策を施している。演算増幅器Ａ３の消費電
流を１００μＡとすれば、数にΩの抵抗を挿入すること
ができ、バイパスコンデンサを１μＦとすれば、フィル
タ効果は１００Ｈｚ程度以上で期待することができる。

回路は低電力化のため帯域が狭くなっており、このため
電源フィルタは低域でも効果的な定数にする必要がある
。従来の如くコンデンサのみ或いはＬＣフィルタで同じ
効果を得るためには、極めて大きな素子定数となり、実
用性が低い。

また前述した通り、本実施例の回路では定電圧ダイオー
ドＺＤによって一定の単一基準電圧を発生するように構
成している。そしてこの単一の基準電圧に基づいて、非
反転演算増幅器Ａ６．Ａ７を用いて必要とされる所定電
圧を得るように構成している。

本実施例の２線式計測回路において、センサ８〜１０は
計測対象の物理量に依存してインピーダンスが変化する
形式のものである。このような場合、センサの出力ΔＶ
ｓは■５、すなわち■１に比例し、ΔＶｓ＝ｋＶ＊とな
る。センサ出力は前圧源の回路は高性能なものである必
要はなく、低コストの素子を使用することができる。

可変利得増幅器１４は第２図に示すように梯子形抵抗回
路を用いて帰還部を設けている。かかる回路構成によれ
ば、狭い抵抗比で大きな利得可変幅を得ることができる
。第３図において可変利得増幅器１４の詳細な回路構成
を示す。この回路によれば、梯子状に接続された抵抗ｒ
１〜ｒ１２を備え、これの抵抗ｒ１〜ｒ１２をすべて同
一の抵抗とすれば、可変利得増幅器１４の利得は３．　
４１〜５７５倍まで変化させることができる。定数を適
当に選択すれば、任意の等比級数で各ステップごとに利
得を選択することが可能となる。仮に抵抗ｒ８とｒ９と
ｒｌｏが存在しない構成では、必要な抵抗の最大値と最
小値の比は数十倍に達する。第３図の構成によれば、極
めて小さい抵抗比の抵抗のみで可変利得増幅器１４を構
成することができる。モノリシックＩＣやハイブリッド
ＩＣでは、高精度の抵抗比と温度係数比を得るには数倍
以下の抵抗比であることが望まれている。従って、第３
図の構成が性能向上に寄与することは明らかである。

なおセンサ８〜１０の出力信号の代わりに、マルチプレ
クサ１３の入力端子の短絡状態、一定電圧源を測定すれ
ば、可変利得増幅器１４の感度やオフセットの影響を自
動補正することができる。

〔発明の効果〕

以上の説明で明らかなように本発明によれば、測定精度
及び耐雑音性が高い積分形Ａ／Ｄ変換器を用いて２線式
計測回路を構成することができ、複数の各種センサを用
いた外乱の影響を低減することのできるアナログ／ディ
ジタル混合回路を構成することができるので、２線式計
測回路の低コスト化及び高性能化を容易に達成すること
ができる。また本発明によれば、基準電圧源の共通化を
行うようにしたため、−層の高性能化及び低コスト化を
達成できる。更に加算用増幅器と電源との間に所定の抵
抗とバイパスコンデンサを設けるようにしたため、耐雑
音性が一層向」ユする。

【図面の簡単な説明】

第１図は本発明に係る２線式計測回路の全体構成を示す
ブロック図、第２図は２線式計測回路の要部の詳細な構
成を示した回路図、第３図は可変利得増幅器の詳細回路
図である。〔符号の説明〕１・・・・・・２線式計測回路２・・・・・・受信装置３・・・・・・伝送路８．９．１０・・・センサ１１・・・・・励起回路１２・・・・・定電圧回路１３・・・・Φマルチプレクサ１４・・・・・可変利得増幅器１５・・・・・Ａ／Ｄ変換器１５Ａ・・・・前段増幅回路１５Ｂ・・・・２重積分形Ａ／Ｄ変換器１６・・・・φ
ＣＰＵ　（マイクロコンピュータ）第３図

Claims

【特許請求の範囲】

（１）それぞれ種々の物理量を計測する少なくとも２個
以上のセンサと、これらのセンサを能動状態に保持する
励起回路と、制御信号に基づき複数の前記センサの出力
信号のいずれかを選択的に入力するスイッチ回路と、制
御信号により利得を変化可能に構成された差動増幅器と
、この差動増幅器の出力を所要のレベルにシフトする加
算増幅器と、この加算増幅器の出力電圧（Ｖ＿Ａ）と基
準電源による基準電圧（Ｖ３）のうちいずれか一方に切
換えて接続される積分器と、この積分器の後段に配置さ
れた電圧比較器とを備え、前記電圧比較器で設定された
基準電圧（Ｖ＿Ｒ）と、前記加算増幅器で加算される電
圧（Ｖ１）と、センサの出力信号のうち同相分の電圧（
Ｖ＿Ｃ）がそれぞれ異なる値となるようにしたことを特
徴とする２線式計測回路。
（２）請求項１記載の２線式計測回路において、前記電
圧比較器で設定された基準電圧Ｖ＿Ｒと、前記加算増幅
器で加算される電圧をＶ１と、前記基準電圧Ｖ３の関係
が、Ｖ１＞Ｖ＿Ｒ＞Ｖ３又はＶ１＜Ｖ＿Ｒ＜Ｖ３となる
ようにしたことを特徴とする２線式計測回路。
（３）請求項１又は２記載の２線式計測回路において、
前記電圧比較器で設定された基準電圧Ｖ＿Ｒ、前記加算
増幅器で加算される電圧Ｖ１、基準電圧Ｖ３は、それぞ
れ、同一の基準電圧に基づいて得られる電圧であること
を特徴とする２線式計測回路。
（４）請求項１記載の２線式計測回路において、前記電
圧比較器のパルス幅を時間計測し、得られた時系列ディ
ジタル値に基づき内蔵マイクロコンピュータで補正演算
を行うように構成されたことを特徴とする２線式計測回
路。
（５）請求項１記載の２線式計測回路において、前記セ
ンサは、計測対象の物理量に依存してインピーダンスが
変化するように構成されたことを特徴とする２線式計測
回路。
（６）請求項１記載の２線式計測回路において、前記加
算増幅器の電源端子と電源との間に抵抗を直列に接続し
、且つ前記加算用増幅器の電源端子と前記電源の他の端
子との間にバイパス用コンデンサを接続したことを特徴
とする２線式計測回路。