JPH07244093A - 電流検出回路 - Google Patents
電流検出回路Info
- Publication number
- JPH07244093A JPH07244093A JP6037203A JP3720394A JPH07244093A JP H07244093 A JPH07244093 A JP H07244093A JP 6037203 A JP6037203 A JP 6037203A JP 3720394 A JP3720394 A JP 3720394A JP H07244093 A JPH07244093 A JP H07244093A
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- JP
- Japan
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- terminal
- current
- transistor
- resistor
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- Control Of Voltage And Current In General (AREA)
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Abstract
(57)【要約】
【目的】 ヒステリシス幅を大きくとることのできる電
流検出回路を提供すること。 【構成】 演算増幅器１１の一方の入力端子に基準電圧
源を接続し、演算増幅器１１の他方の入力端子とアース
端子ＴＧとの間には検出すべき電流を電圧値に変換する
ための第１の抵抗Ｒ１２とトランジスタＱ１１とを含む
変換回路を接続する。トランジスタＱ１１は、その制御
端子を演算増幅器１１の出力に、第１の端子をアース端
子ＴＧに、第２の端子を第１の抵抗Ｒ１２を介して演算
増幅器１１の他方の入力端子にそれぞれ接続して成る。
前記検出すべき電流の入力端子Ｔ１１とアース端子ＴＧ
との間には更に、第１の抵抗Ｒ１２とトランジスタＱ１
１との直列回路に並列になるように第２の抵抗Ｒ１１を
接続した。
流検出回路を提供すること。 【構成】 演算増幅器１１の一方の入力端子に基準電圧
源を接続し、演算増幅器１１の他方の入力端子とアース
端子ＴＧとの間には検出すべき電流を電圧値に変換する
ための第１の抵抗Ｒ１２とトランジスタＱ１１とを含む
変換回路を接続する。トランジスタＱ１１は、その制御
端子を演算増幅器１１の出力に、第１の端子をアース端
子ＴＧに、第２の端子を第１の抵抗Ｒ１２を介して演算
増幅器１１の他方の入力端子にそれぞれ接続して成る。
前記検出すべき電流の入力端子Ｔ１１とアース端子ＴＧ
との間には更に、第１の抵抗Ｒ１２とトランジスタＱ１
１との直列回路に並列になるように第２の抵抗Ｒ１１を
接続した。
Description
【０００１】
【産業上の利用分野】本発明は電流検出回路に関し、特
に検出動作にヒステリシス特性を持たせるようにした電
流検出回路に関する。
に検出動作にヒステリシス特性を持たせるようにした電
流検出回路に関する。
【０００２】
【従来の技術】通常、あらかじめ定められた電流値Ｉ１
を検出するための電流検出回路においては、チャタリン
グ防止のために、検出動作にヒステリシス特性を持たせ
るようにしている。すなわち、検出すべき電流が電流値
Ｉ１まで上昇すると検出信号を出力し、その後、検出す
べき電流が電流値Ｉ１より低い電流値Ｉ２まで低下した
時点で検出信号の出力を停止するようにしている。
を検出するための電流検出回路においては、チャタリン
グ防止のために、検出動作にヒステリシス特性を持たせ
るようにしている。すなわち、検出すべき電流が電流値
Ｉ１まで上昇すると検出信号を出力し、その後、検出す
べき電流が電流値Ｉ１より低い電流値Ｉ２まで低下した
時点で検出信号の出力を停止するようにしている。
【０００３】図２はこのようなヒステリシス特性を持た
せた電流検出回路の一例を示している。図２において、
端子Ｔ２１とアース端子ＴＧとの間に、トランジスタＱ
２１とＱ２２及び抵抗Ｒ２１とＲ２２とによるコンパレ
ータ２１と定電流源２２との直列回路が接続されると共
に、定電流源２３とツェナダイオード２４との直列回路
が基準電圧ＶZ を得るために接続されている。定電流源
２３とツェナーダイオード２４との接続点は、抵抗Ｒ２
３を介してコンパレータ２１の一方の入力端子、すなわ
ちトランジスタＱ２１のベース端子に接続されている。
トランジスタＱ２１のベース端子とアース端子ＴＧとの
間には、抵抗Ｒ２４とトランジスタＱ２４との直列回路
が接続されている。
せた電流検出回路の一例を示している。図２において、
端子Ｔ２１とアース端子ＴＧとの間に、トランジスタＱ
２１とＱ２２及び抵抗Ｒ２１とＲ２２とによるコンパレ
ータ２１と定電流源２２との直列回路が接続されると共
に、定電流源２３とツェナダイオード２４との直列回路
が基準電圧ＶZ を得るために接続されている。定電流源
２３とツェナーダイオード２４との接続点は、抵抗Ｒ２
３を介してコンパレータ２１の一方の入力端子、すなわ
ちトランジスタＱ２１のベース端子に接続されている。
トランジスタＱ２１のベース端子とアース端子ＴＧとの
間には、抵抗Ｒ２４とトランジスタＱ２４との直列回路
が接続されている。
【０００４】一方、コンパレータ２１の他方の入力端
子、すなわちトランジスタＱ２２のベース端子には、検
出すべき電流の入力端子Ｔ２２が接続され、トランジス
タＱ２２のベース端子とアース端子ＴＧとの間には抵抗
Ｒ２５が接続されている。コンパレータ２１の出力端
子、すなわちトランジスタＱ２２のコレクタ端子にはス
イッチング用のトランジスタＱ２３のベース端子が接続
され、トランジスタＱ２３の２つのコレクタ端子の一方
はトランジスタＱ２４のベース端子に、他方は検出信号
の出力端子Ｔ２３にそれぞれ接続されている。
子、すなわちトランジスタＱ２２のベース端子には、検
出すべき電流の入力端子Ｔ２２が接続され、トランジス
タＱ２２のベース端子とアース端子ＴＧとの間には抵抗
Ｒ２５が接続されている。コンパレータ２１の出力端
子、すなわちトランジスタＱ２２のコレクタ端子にはス
イッチング用のトランジスタＱ２３のベース端子が接続
され、トランジスタＱ２３の２つのコレクタ端子の一方
はトランジスタＱ２４のベース端子に、他方は検出信号
の出力端子Ｔ２３にそれぞれ接続されている。
【０００５】この電流検出回路は、コンパレータ２１の
２つの入力端子に生ずる電圧ＶZ とＶI とを比較して動
作するものであり、入力端子Ｔ２２への電流値がＩ１ま
で上昇するとトランジスタＱ２３がオンとなってハイレ
ベル信号を検出信号として出力する。その結果、トラン
ジスタＱ２４がオンとなってコンパレータ２１の動作点
が変化し、この状態では入力端子Ｔ２２への電流値がＩ
１よりも低いＩ２まで低下しない限り、トランジスタＱ
２３はオン状態を維持する。このようにして、この電流
検出回路は（Ｉ１−Ｉ２）のヒステリシス幅を持つこと
になる。
２つの入力端子に生ずる電圧ＶZ とＶI とを比較して動
作するものであり、入力端子Ｔ２２への電流値がＩ１ま
で上昇するとトランジスタＱ２３がオンとなってハイレ
ベル信号を検出信号として出力する。その結果、トラン
ジスタＱ２４がオンとなってコンパレータ２１の動作点
が変化し、この状態では入力端子Ｔ２２への電流値がＩ
１よりも低いＩ２まで低下しない限り、トランジスタＱ
２３はオン状態を維持する。このようにして、この電流
検出回路は（Ｉ１−Ｉ２）のヒステリシス幅を持つこと
になる。
【０００６】
【発明が解決しようとする課題】ここで、この電流検出
回路では、トランジスタＱ２１に入力する基準電圧ＶZ
をトランジスタＱ２４のオン，オフにより変化させるこ
とで上記したヒステリシスを得るようにしている。とこ
ろが、図２の回路では、基準電圧ＶZ の値はトランジス
タＱ２１の動作する値以上の入力が必要であるためヒス
テリシス幅に制限がある。言い換えれば、図２の回路で
は、ヒステリシス幅を大きくとろうとすると、入力が低
い時にコンパレータ２１のオフセット分の影響を受けて
しまい、検出動作が正常に行われなくなってしまう。
回路では、トランジスタＱ２１に入力する基準電圧ＶZ
をトランジスタＱ２４のオン，オフにより変化させるこ
とで上記したヒステリシスを得るようにしている。とこ
ろが、図２の回路では、基準電圧ＶZ の値はトランジス
タＱ２１の動作する値以上の入力が必要であるためヒス
テリシス幅に制限がある。言い換えれば、図２の回路で
は、ヒステリシス幅を大きくとろうとすると、入力が低
い時にコンパレータ２１のオフセット分の影響を受けて
しまい、検出動作が正常に行われなくなってしまう。
【０００７】それ故、本発明の課題は、ヒステリシス幅
を大きくとることのできる電流検出回路を提供すること
にある。
を大きくとることのできる電流検出回路を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明によれば、検出す
べき電流があらかじめ定められた第１の値まで上昇する
と検出信号を出力し、その後、前記検出すべき電流が前
記あらかじめ定められた値とは異なる第２の値まで低下
すると前記検出信号の出力を停止するようにヒステリシ
スを持たせた電流検出回路において、演算増幅器の一方
の入力端子に基準電圧源を接続し、前記演算増幅器の他
方の入力端子とアース端子との間には前記検出すべき電
流を電圧値に変換するための第１の抵抗と三端子能動素
子とを含む変換回路を接続して成り、前記三端子能動素
子は、その制御端子を前記演算増幅器の出力に、第１の
端子を前記アース端子に、第２の端子を前記第１の抵抗
を介して前記他方の入力端子にそれぞれ接続して成り、
前記検出すべき電流の入力端子と前記アース端子との間
には更に、前記第１の抵抗と前記三端子能動素子との直
列回路に並列になるように第２の抵抗を接続して成るこ
とを特徴とする電流検出回路が得られる。
べき電流があらかじめ定められた第１の値まで上昇する
と検出信号を出力し、その後、前記検出すべき電流が前
記あらかじめ定められた値とは異なる第２の値まで低下
すると前記検出信号の出力を停止するようにヒステリシ
スを持たせた電流検出回路において、演算増幅器の一方
の入力端子に基準電圧源を接続し、前記演算増幅器の他
方の入力端子とアース端子との間には前記検出すべき電
流を電圧値に変換するための第１の抵抗と三端子能動素
子とを含む変換回路を接続して成り、前記三端子能動素
子は、その制御端子を前記演算増幅器の出力に、第１の
端子を前記アース端子に、第２の端子を前記第１の抵抗
を介して前記他方の入力端子にそれぞれ接続して成り、
前記検出すべき電流の入力端子と前記アース端子との間
には更に、前記第１の抵抗と前記三端子能動素子との直
列回路に並列になるように第２の抵抗を接続して成るこ
とを特徴とする電流検出回路が得られる。
【０００９】
【実施例】図１を参照して本発明の一実施例について説
明する。図１において、本電流検出回路はオペアンプ
（演算増幅器）１１を有する。このオペアンプ１１の一
方の入力端子に基準電圧Ｖ１を与えるために、電圧源Ｖ
ccとアース端子ＴＧとの間に定電流源１２とツェナーダ
イオード１３との直列回路を接続し、これらの接続点を
オペアンプ１１の一方の入力端子に接続している。オペ
アンプ１１の他方の入力端子には、検出すべき電流の入
力端子Ｔ１１を接続すると共に、入力電流を電圧値に変
換する回路として抵抗Ｒ１２とトランジスタＱ１１とか
ら成る回路を接続している。トランジスタＱ１１は、そ
のベース端子を抵抗Ｒ１３を介してオペアンプ１１の出
力側に、エミッタ端子をアース端子ＴＧに、コレクタ端
子を抵抗Ｒ１２の一端側にそれぞれ接続し、抵抗Ｒ１２
の他端側をオペアンプ１１の他方の入力端子に接続して
いる。また、入力端子Ｔ１１とアース端子ＴＧとの間に
は、抵抗Ｒ１２とトランジスタＱ１１との直列回路に並
列になるように抵抗Ｒ１１が接続されている。なお、Ｒ
１１，Ｒ１２はそれぞれ、抵抗値をも表わすものとす
る。
明する。図１において、本電流検出回路はオペアンプ
（演算増幅器）１１を有する。このオペアンプ１１の一
方の入力端子に基準電圧Ｖ１を与えるために、電圧源Ｖ
ccとアース端子ＴＧとの間に定電流源１２とツェナーダ
イオード１３との直列回路を接続し、これらの接続点を
オペアンプ１１の一方の入力端子に接続している。オペ
アンプ１１の他方の入力端子には、検出すべき電流の入
力端子Ｔ１１を接続すると共に、入力電流を電圧値に変
換する回路として抵抗Ｒ１２とトランジスタＱ１１とか
ら成る回路を接続している。トランジスタＱ１１は、そ
のベース端子を抵抗Ｒ１３を介してオペアンプ１１の出
力側に、エミッタ端子をアース端子ＴＧに、コレクタ端
子を抵抗Ｒ１２の一端側にそれぞれ接続し、抵抗Ｒ１２
の他端側をオペアンプ１１の他方の入力端子に接続して
いる。また、入力端子Ｔ１１とアース端子ＴＧとの間に
は、抵抗Ｒ１２とトランジスタＱ１１との直列回路に並
列になるように抵抗Ｒ１１が接続されている。なお、Ｒ
１１，Ｒ１２はそれぞれ、抵抗値をも表わすものとす
る。
【００１０】オペアンプ１１は、基準電圧源としての定
電流源１２とツェナーダイオード１３との接続点の電圧
Ｖ１と抵抗Ｒ１１の入力端子Ｔ１１側の電圧Ｖ２とを比
較して電流検出動作を行う。すなわち、電圧Ｖ１がＶ２
よりも高い間はオペアンプ１１からの出力は無く、かつ
トランジスタＱ１１がオフであり、電圧Ｖ１がＶ２より
も低くなるとオペアンプ１１からハイレベル信号が検出
信号として出力端子Ｔ１２を通して出力されると共に、
トランジスタＱ１１はオンとなる。
電流源１２とツェナーダイオード１３との接続点の電圧
Ｖ１と抵抗Ｒ１１の入力端子Ｔ１１側の電圧Ｖ２とを比
較して電流検出動作を行う。すなわち、電圧Ｖ１がＶ２
よりも高い間はオペアンプ１１からの出力は無く、かつ
トランジスタＱ１１がオフであり、電圧Ｖ１がＶ２より
も低くなるとオペアンプ１１からハイレベル信号が検出
信号として出力端子Ｔ１２を通して出力されると共に、
トランジスタＱ１１はオンとなる。
【００１１】ここで、Ｖ１＝Ｖ２となってトランジスタ
Ｑ１１がオフである時の入力電流Ｉ１は、Ｉ１＝Ｖ１／
Ｒ１１で表わされ、トランジスタＱ１１がオンである時
の入力電流Ｉ２は、Ｉ２＝Ｖ１（１／Ｒ１１＋１／Ｒ１
２）で表わされる。このことから、ヒステリシス幅ＩH
は、ＩH ＝Ｉ２−Ｉ１＝Ｖ１／Ｒ１２となり、抵抗Ｒ１
２の値で決まることになる。なお、抵抗Ｒ１２は可変抵
抗としても良い。
Ｑ１１がオフである時の入力電流Ｉ１は、Ｉ１＝Ｖ１／
Ｒ１１で表わされ、トランジスタＱ１１がオンである時
の入力電流Ｉ２は、Ｉ２＝Ｖ１（１／Ｒ１１＋１／Ｒ１
２）で表わされる。このことから、ヒステリシス幅ＩH
は、ＩH ＝Ｉ２−Ｉ１＝Ｖ１／Ｒ１２となり、抵抗Ｒ１
２の値で決まることになる。なお、抵抗Ｒ１２は可変抵
抗としても良い。
【００１２】このような電流検出回路によれば、オペア
ンプ１１は電圧Ｖ１、すなわち動作点を一定に動作させ
ることができ、抵抗Ｒ１２の値を変えることでヒステリ
シス幅を任意に調整することができる。そして、オペア
ンプ１１にオフセットがあっても、ヒステリシス幅をど
のように設定しようとこのオフセット分が電流検出動作
に及ぼす影響は変わらない。言い換えれば、ヒステリシ
ス幅を大きく設定しても、入力が低い時にオフセット分
の影響が大きくなることは無い。
ンプ１１は電圧Ｖ１、すなわち動作点を一定に動作させ
ることができ、抵抗Ｒ１２の値を変えることでヒステリ
シス幅を任意に調整することができる。そして、オペア
ンプ１１にオフセットがあっても、ヒステリシス幅をど
のように設定しようとこのオフセット分が電流検出動作
に及ぼす影響は変わらない。言い換えれば、ヒステリシ
ス幅を大きく設定しても、入力が低い時にオフセット分
の影響が大きくなることは無い。
【００１３】
【発明の効果】以上説明してきたように、本発明による
電流検出回路は、オペアンプの動作点を変えずに任意の
ヒステリシス幅を得ることができ、また入力が小さい場
合でもオペアンプに特有のオフセットによる影響を一定
に維持することができる。
電流検出回路は、オペアンプの動作点を変えずに任意の
ヒステリシス幅を得ることができ、また入力が小さい場
合でもオペアンプに特有のオフセットによる影響を一定
に維持することができる。
【図１】本発明の一実施例の回路図である。
【図２】従来の電流検出回路の一例を示した図である。
Ｔ１１，Ｔ２２ 入力端子 ＴＧ アース端子 １２，２２，２３ 定電流源 Ｔ１２，Ｔ２３ 出力端子 １１ オペアンプ
Claims (1)
- 【請求項１】 検出すべき電流があらかじめ定められた
第１の値まで上昇すると検出信号を出力し、その後、前
記検出すべき電流が前記あらかじめ定められた値とは異
なる第２の値まで低下すると前記検出信号の出力を停止
するようにヒステリシスを持たせた電流検出回路におい
て、演算増幅器の一方の入力端子に基準電圧源を接続
し、前記演算増幅器の他方の入力端子とアース端子との
間には前記検出すべき電流を電圧値に変換するための第
１の抵抗と三端子能動素子とを含む変換回路を接続して
成り、前記三端子能動素子は、その制御端子を前記演算
増幅器の出力に、第１の端子を前記アース端子に、第２
の端子を前記第１の抵抗を介して前記他方の入力端子に
それぞれ接続して成り、前記検出すべき電流の入力端子
と前記アース端子との間には更に、前記第１の抵抗と前
記三端子能動素子との直列回路に並列になるように第２
の抵抗を接続して成ることを特徴とする電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03720394A JP3166806B2 (ja) | 1994-03-08 | 1994-03-08 | 電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03720394A JP3166806B2 (ja) | 1994-03-08 | 1994-03-08 | 電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07244093A true JPH07244093A (ja) | 1995-09-19 |
| JP3166806B2 JP3166806B2 (ja) | 2001-05-14 |
Family
ID=12491036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03720394A Expired - Lifetime JP3166806B2 (ja) | 1994-03-08 | 1994-03-08 | 電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166806B2 (ja) |
-
1994
- 1994-03-08 JP JP03720394A patent/JP3166806B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3166806B2 (ja) | 2001-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010207 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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