JP2542245B2 - 電圧出力回路 - Google Patents
電圧出力回路Info
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- JP2542245B2 JP2542245B2 JP63265688A JP26568888A JP2542245B2 JP 2542245 B2 JP2542245 B2 JP 2542245B2 JP 63265688 A JP63265688 A JP 63265688A JP 26568888 A JP26568888 A JP 26568888A JP 2542245 B2 JP2542245 B2 JP 2542245B2
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- Japan
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- voltage
- capacitor
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- amplifier
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- Control Of Voltage And Current In General (AREA)
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は電圧出力回路のセトリング特性の改善に関す
るものである。
るものである。
＜従来の技術＞ 設定した値の電圧を負荷に加える回路（本発明で言う
電圧出力回路）は、各種電気機器に用いられている。こ
のような電圧出力回路は、一般に設定電圧Vrを増幅（本
明細書において増幅とは増幅率１以下も含む）し、これ
を負荷に加えると同時に、負荷に加えられている実際の
電圧V0を帰還して、V0が所望の値となるように制御して
いる。
電圧出力回路）は、各種電気機器に用いられている。こ
のような電圧出力回路は、一般に設定電圧Vrを増幅（本
明細書において増幅とは増幅率１以下も含む）し、これ
を負荷に加えると同時に、負荷に加えられている実際の
電圧V0を帰還して、V0が所望の値となるように制御して
いる。
第５図に従来の電圧出力回路を示す。同図の回路は、
設定器１から設定電圧Vrを出力し、抵抗ｒを介して演算
増幅器（以下、単に増幅器と言う）U1の反転入力端子に
加えている。増幅器U1の入出力間には積分用コンデンサ
ｃが接続されており、また非反転入力端子はアース電位
に接続されている。この増幅器U1の出力は伝送路３を介
して負荷２に加えられる。この負荷２に加えられる出力
電圧V0が所望の値にあるか否かを検出する抵抗Ｒが図に
示すように出力端と増幅器U1の反転入力端子間に接続さ
れ帰還系を形成している。
設定器１から設定電圧Vrを出力し、抵抗ｒを介して演算
増幅器（以下、単に増幅器と言う）U1の反転入力端子に
加えている。増幅器U1の入出力間には積分用コンデンサ
ｃが接続されており、また非反転入力端子はアース電位
に接続されている。この増幅器U1の出力は伝送路３を介
して負荷２に加えられる。この負荷２に加えられる出力
電圧V0が所望の値にあるか否かを検出する抵抗Ｒが図に
示すように出力端と増幅器U1の反転入力端子間に接続さ
れ帰還系を形成している。
同図の回路は、設定電圧Vrにより抵抗ｒに流れる電流
と、出力電圧V0により抵抗Ｒに流れる電流とを比較し、
その誤差を積分回路（増幅器U1とコンデンサｃ）で積分
し、これを負荷２に加えている。
と、出力電圧V0により抵抗Ｒに流れる電流とを比較し、
その誤差を積分回路（増幅器U1とコンデンサｃ）で積分
し、これを負荷２に加えている。
帰還系を有した増幅器は高精度であるが、容量性の負
荷を接続したり、長い伝送路を接続した場合には、帰還
信号の位相遅れにより高周波領域で異常発振を生じる場
合がある。
荷を接続したり、長い伝送路を接続した場合には、帰還
信号の位相遅れにより高周波領域で異常発振を生じる場
合がある。
しかし第５図の回路は、位相遅れの少ない増幅器U1の
出力端信号（この増幅器U1の出力端信号は伝送路３と負
荷２による位相遅れを含んでいない）をコンデンサｃに
より直接帰還しているので異常発振をすることなく安定
な動作を行うことができる。
出力端信号（この増幅器U1の出力端信号は伝送路３と負
荷２による位相遅れを含んでいない）をコンデンサｃに
より直接帰還しているので異常発振をすることなく安定
な動作を行うことができる。
＜発明が解決しようとする課題＞ 以上のような従来の電圧出力回路は設定電圧Vrを変化
させた時、出力電圧V0の値が所望のレベルに到達するま
で長時間かかる課題がある。その理由は、コンデンサｃ
の電圧は、時定数τ＝ｃ・Ｒで変化するため、この時定
数τ以上の高速化を行うことができないためである。
させた時、出力電圧V0の値が所望のレベルに到達するま
で長時間かかる課題がある。その理由は、コンデンサｃ
の電圧は、時定数τ＝ｃ・Ｒで変化するため、この時定
数τ以上の高速化を行うことができないためである。
更に、第５図の実際の回路は、この時定数以上に応答
が悪い。これを第６図と第７図を参照しながら説明す
る。第５図の積分用コンデンサｃには、出力電圧V0が定
常的に加わっている。即ち、設定電圧Vrを変化させる
と、出力電圧V0もこれに連れて変化する。ここで、第７
図の実線（イ）で示すように理想的には出力電圧V0の応
答は、Ｒ・ｃで決定される１次応答で安定する（c:コン
デンサ容量,R:帰還抵抗Ｒの値）。
が悪い。これを第６図と第７図を参照しながら説明す
る。第５図の積分用コンデンサｃには、出力電圧V0が定
常的に加わっている。即ち、設定電圧Vrを変化させる
と、出力電圧V0もこれに連れて変化する。ここで、第７
図の実線（イ）で示すように理想的には出力電圧V0の応
答は、Ｒ・ｃで決定される１次応答で安定する（c:コン
デンサ容量,R:帰還抵抗Ｒの値）。
しかし、コンデンサｃには誘電吸収現象があり、時定
数τ＝Ｒ・ｃとすると、実際の応答は第７図（ロ）で示
すように10τを越えるようなレベルまでへのセトリング
は非常に悪くなる。説明を加える。第６図（Ａ）は理想
的なコンデンサCAを示す図であり、第６図（Ｂ）は実際
のコンデンサｃの等価回路を示す図である。第６図
（Ｂ）の（イ）部を充放電するのに時間が多くかかる。
数τ＝Ｒ・ｃとすると、実際の応答は第７図（ロ）で示
すように10τを越えるようなレベルまでへのセトリング
は非常に悪くなる。説明を加える。第６図（Ａ）は理想
的なコンデンサCAを示す図であり、第６図（Ｂ）は実際
のコンデンサｃの等価回路を示す図である。第６図
（Ｂ）の（イ）部を充放電するのに時間が多くかかる。
スチロールやガラスを使用した吸収現象の非常に少な
いコンデンサを用いればセトリングを改善できるが、こ
のようなコンデンサは高価である。
いコンデンサを用いればセトリングを改善できるが、こ
のようなコンデンサは高価である。
そこで考えられたのが第３図の回路である。第３図の
回路は第５図の積分コンデンサｃに直列に抵抗Ｒ′を挿
入したものである。そしてこのＲ′の値を大きくしてい
けば、高速セトリングを行うことができるが（即ち、抵
抗Ｒ′＝∞とすればコンデンサｃは切離され増幅器U1の
応答を同じ）、コンデンサｃを介して位相補償している
帰還信号が少なくなるため、上述した高周波領域での発
振という別の問題が発生する。従って、抵抗Ｒ′の作用
のみで高速性を実現しようとすると安定性が犠牲とな
る。
回路は第５図の積分コンデンサｃに直列に抵抗Ｒ′を挿
入したものである。そしてこのＲ′の値を大きくしてい
けば、高速セトリングを行うことができるが（即ち、抵
抗Ｒ′＝∞とすればコンデンサｃは切離され増幅器U1の
応答を同じ）、コンデンサｃを介して位相補償している
帰還信号が少なくなるため、上述した高周波領域での発
振という別の問題が発生する。従って、抵抗Ｒ′の作用
のみで高速性を実現しようとすると安定性が犠牲とな
る。
本発明の目的は、安定性を犠牲にすることなくローコ
ストでかつ短時間の内に高精度にセトリングする電圧出
力回路を提供することである。
ストでかつ短時間の内に高精度にセトリングする電圧出
力回路を提供することである。
＜課題を解決するための手段＞ 本発明は、上記課題を解決するために 演算増幅器から負荷に電圧を加える回路において、 設定電圧をこの演算増幅器の反転入力端子に導入する
第１抵抗（ｒ）と、 演算増幅器の反転入力端子に一端が接続され他端が第
２抵抗（Ｒ′）を介して演算増幅器の出力端子に接続さ
れるコンデンサと、 負荷における受電端と演算増幅器の反転入力端子間に
接続された第３抵抗（Ｒ）と、 前記設定電圧を前記コンデンサと第２抵抗（Ｒ′）の
接続点に導く第４抵抗（ｒ′）と、 を備えコンデンサの両端の電位が等しくなるように第１
〜第４抵抗の値を定めたものである。
第１抵抗（ｒ）と、 演算増幅器の反転入力端子に一端が接続され他端が第
２抵抗（Ｒ′）を介して演算増幅器の出力端子に接続さ
れるコンデンサと、 負荷における受電端と演算増幅器の反転入力端子間に
接続された第３抵抗（Ｒ）と、 前記設定電圧を前記コンデンサと第２抵抗（Ｒ′）の
接続点に導く第４抵抗（ｒ′）と、 を備えコンデンサの両端の電位が等しくなるように第１
〜第４抵抗の値を定めたものである。
＜作用＞ 本発明では増幅器の帰還回路に設けたコンデンサの両
端の電位が等しくなるように第１〜第４抵抗の値を定め
ている。従って、コンデンサに電圧が加わらず増幅器U1
の応答と同じスピードを得ることができる。
端の電位が等しくなるように第１〜第４抵抗の値を定め
ている。従って、コンデンサに電圧が加わらず増幅器U1
の応答と同じスピードを得ることができる。
＜実施例＞ 以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係る電圧出力回路の一実施例を示す
図、第２図は第１図回路のセトリング特性を示す図であ
る。
図、第２図は第１図回路のセトリング特性を示す図であ
る。
第１図が第３図と異なる点は、設定電圧Vrをコンデン
サｃと抵抗Ｒ′の接続点に導く抵抗ｒ′を設けた点であ
る。そして、第１図に示す各抵抗が（１）式の関係とな
るように定められている。
サｃと抵抗Ｒ′の接続点に導く抵抗ｒ′を設けた点であ
る。そして、第１図に示す各抵抗が（１）式の関係とな
るように定められている。
R/r＝Ｒ′/r′ （１） 他の同一構成素子については第３図と同じ番号を付して
いる。なお、抵抗Ｒ′は第３図と同じ素子番号であり、
同じような接続関係になっているが、その作用は後述す
るように第３図と異なる。
いる。なお、抵抗Ｒ′は第３図と同じ素子番号であり、
同じような接続関係になっているが、その作用は後述す
るように第３図と異なる。
第１図において、出力電圧、即ち負荷２における受電
端の電圧V0は（２）式で表わされる。
端の電圧V0は（２）式で表わされる。
V0＝−（R/r）Vr （２） 第１図の電圧フィードバック系の等価回路を第８図に示
す。同図において、r0は増幅器U1の出力インピーダンス
である。
す。同図において、r0は増幅器U1の出力インピーダンス
である。
第１図回路は、負荷２及びまたは伝送路３により信号
の位相回路（位相遅れ）により帰還抵抗Ｒからの信号の
位相が遅れ、高周波領域での異常発振を押えるため、コ
ンデンサｃと抵抗Ｒ′を用いて位相補償を行っている。
即ち、安定なフィードバック系が成立するように抵抗R,
R′とコンデンサｃの値を決定してある。このような位
相補償は、従来回路（第３図，第５図）でも行なわれて
おり、目新しいものではない。
の位相回路（位相遅れ）により帰還抵抗Ｒからの信号の
位相が遅れ、高周波領域での異常発振を押えるため、コ
ンデンサｃと抵抗Ｒ′を用いて位相補償を行っている。
即ち、安定なフィードバック系が成立するように抵抗R,
R′とコンデンサｃの値を決定してある。このような位
相補償は、従来回路（第３図，第５図）でも行なわれて
おり、目新しいものではない。
なお、第１図の抵抗Ｒ′の作用は第３図に示す抵抗
Ｒ′の作用と異なり、この抵抗Ｒ′の作用のみで高速性
を実現するものでなく、コンデンサｃの両端の電位が等
しくなるようにするため（従ってコンデンサｃの誘電吸
収現象が生じない）、（１）式の関係を満たす要素とし
て作用している。
Ｒ′の作用と異なり、この抵抗Ｒ′の作用のみで高速性
を実現するものでなく、コンデンサｃの両端の電位が等
しくなるようにするため（従ってコンデンサｃの誘電吸
収現象が生じない）、（１）式の関係を満たす要素とし
て作用している。
第８図より本発明で新たに付加した抵抗ｒ′は、Ｒ′
/r′の比を大きくとらなければフィードバック系の安定
に影響しないことが分る。その理由は、Ｒ′/r′の比を
大きくすると抵抗Ｒ′とコンデンサｃを通ってフィード
バックされる信号が少なくなり安定性に影響するからで
ある。Ｒ′/r′の比を具体的にどのように定めるかは、
使用する増幅器U1の特性、負荷２の特性等を勘案して定
める設計的事項であるためここではその説明を省略す
る。
/r′の比を大きくとらなければフィードバック系の安定
に影響しないことが分る。その理由は、Ｒ′/r′の比を
大きくすると抵抗Ｒ′とコンデンサｃを通ってフィード
バックされる信号が少なくなり安定性に影響するからで
ある。Ｒ′/r′の比を具体的にどのように定めるかは、
使用する増幅器U1の特性、負荷２の特性等を勘案して定
める設計的事項であるためここではその説明を省略す
る。
第１図回路では、以下に説明する如くコンデンサｃの
両端の電位が等しくなるように設定しているので、出力
電圧V0の変化によるコンデンサの充放電がない。またコ
ンデンサｃの誘電吸収現象は発生しない。
両端の電位が等しくなるように設定しているので、出力
電圧V0の変化によるコンデンサの充放電がない。またコ
ンデンサｃの誘電吸収現象は発生しない。
第１図PA点の電圧をVAとすると、 VA＝（Vr/r′＋V0/R′）・（ｒ′Ｒ′） （３） ここで（２）式の関係があるので（３）式は（４）式と
なる。
なる。
ここで（１）式の関係があるので（４）式は（５）式と
なる。
なる。
コンデンサｃの他端（点PAと反対側端子）は、仮想接地
電位であるため0vである。従ってコンデンサｃの両端の
電位は等しい。
電位であるため0vである。従ってコンデンサｃの両端の
電位は等しい。
第２図と第４図を用いて本発明による特性と、従来例
との比較説明を行う。従来例（第３図）では設定電圧Vr
が第４図の実線のように、例えばΔvrずつ変化すると、
出力電圧V0は一点鎖線の（ｂ）部に示す如く、まず抵抗
Ｒ′の作用によりステップ状に変化し（増幅器U1の応答
速度で変化）、その後、時定数τ＝ｃ・（Ｒ＋Ｒ′）で
最終値−（R/r）・Vrを目指して変化する。この（ｂ）
部の値は、−ΔVr・（ＲＲ′）/rである。
との比較説明を行う。従来例（第３図）では設定電圧Vr
が第４図の実線のように、例えばΔvrずつ変化すると、
出力電圧V0は一点鎖線の（ｂ）部に示す如く、まず抵抗
Ｒ′の作用によりステップ状に変化し（増幅器U1の応答
速度で変化）、その後、時定数τ＝ｃ・（Ｒ＋Ｒ′）で
最終値−（R/r）・Vrを目指して変化する。この（ｂ）
部の値は、−ΔVr・（ＲＲ′）/rである。
なお、抵抗Ｒ′がない第５図の回路では、第４図の点
線（ａ）の応答となる。このときの時定数τはτ＝ｃ・
Ｒである。
線（ａ）の応答となる。このときの時定数τはτ＝ｃ・
Ｒである。
一方、本発明においては設定電圧Vrがステップ状に変
化しても、第２図に示す如く出力電圧V0は増幅器U1の応
用速度と等しい（非常に高速）速度で変化する。
化しても、第２図に示す如く出力電圧V0は増幅器U1の応
用速度と等しい（非常に高速）速度で変化する。
＜本発明の効果＞ 以上述べたように本発明によればコンデンサｃへ出力
電圧V0に応じた電圧が定常的に加わることがない。従っ
て、出力電圧V0の変化に伴うコンデンサｃの充放電がな
い。その結果、コンデンサの充放電時間（τ）で決まる
電圧セトリング時間が非常に短くなる。またコンデンサ
の誘電吸収現象によるτの増加によるセトリングの遅れ
もなくなる。
電圧V0に応じた電圧が定常的に加わることがない。従っ
て、出力電圧V0の変化に伴うコンデンサｃの充放電がな
い。その結果、コンデンサの充放電時間（τ）で決まる
電圧セトリング時間が非常に短くなる。またコンデンサ
の誘電吸収現象によるτの増加によるセトリングの遅れ
もなくなる。
第１図は本発明に係る電圧出力回路の一実施例を示す
図、第２図は第１図回路のセトリング特性を示す図、第
３図と第５図は従来例を示す図、第４図は従来例のセト
リング特性を示す図、第６図と第７図は誘電吸収現象を
説明する図、第８図は本発明の回路の電圧フィードバッ
ク系の等価回路を示す図である。 R,R′,r,r′…抵抗、ｃ…コンデンサ、U1…増幅器。
図、第２図は第１図回路のセトリング特性を示す図、第
３図と第５図は従来例を示す図、第４図は従来例のセト
リング特性を示す図、第６図と第７図は誘電吸収現象を
説明する図、第８図は本発明の回路の電圧フィードバッ
ク系の等価回路を示す図である。 R,R′,r,r′…抵抗、ｃ…コンデンサ、U1…増幅器。
Claims (1)
- 【請求項１】演算増幅器から負荷に電圧を加える回路に
おいて、 設定電圧をこの演算増幅器の反転入力端子に導入する第
１抵抗（ｒ）と、 演算増幅器の反転入力端子に一端が接続され他端が第２
抵抗（Ｒ′）を介して演算増幅器の出力端子に接続され
るコンデンサと、 負荷における受電端と演算増幅器の反転入力端子間に接
続された第３抵抗（Ｒ）と、 前記設定電圧を前記コンデンサと第２抵抗（Ｒ′）の接
続点に導く第４抵抗（ｒ′）と、 を備えコンデンサの両端の電位が等しくなるように第１
〜第４抵抗の値を定めた電圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265688A JP2542245B2 (ja) | 1988-10-21 | 1988-10-21 | 電圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265688A JP2542245B2 (ja) | 1988-10-21 | 1988-10-21 | 電圧出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02112006A JPH02112006A (ja) | 1990-04-24 |
| JP2542245B2 true JP2542245B2 (ja) | 1996-10-09 |
Family
ID=17420622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265688A Expired - Lifetime JP2542245B2 (ja) | 1988-10-21 | 1988-10-21 | 電圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542245B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015223690A1 (de) | 2015-07-31 | 2017-02-02 | Sms Group Gmbh | Walzgerüst zum Walzen von Walzgut |
-
1988
- 1988-10-21 JP JP63265688A patent/JP2542245B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02112006A (ja) | 1990-04-24 |
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