JPH07234814A - 同期化機能を備えた周辺装置アクセス - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 周辺装置をアクセスする方法に関し、具体的
には、周辺アクセス装置の、独立して計時された構成要
素の間を同期化する同期化機能を有する周辺装置アクセ
ス法に関する。 【構成】 データ処理装置が、周辺装置１７へ接続可能
でかつ前記周辺装置のアクセスを行う制御回路１５と、
前記制御回路へ接続したデータ処理回路１３とを有す
る。制御回路は、周辺装置のアクセスが完了した後、制
御回路をデータ処理回路と同期化する同期化回路２９を
有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、周辺装置をア
クセスする方法に関し、具体的には、周辺アクセス装置
の、独立して計時された構成要素の間を同期化する同期
化機能を有する周辺装置アクセス法に関する。

【０００２】

【従来の技術】従来のデータ処理システムのデータ処理
装置は、システム内の外部周辺装置メモリ、例えば、メ
モリをアクセスすることがしばしばある。ＤＲＡＭ（ダ
イナミックＲＡＭ）などの外部記憶装置により、記憶サ
イクルは、実行完了に対し１クロックサイクルより多く
のサイクルを、しばしば必要とし、このような記憶サイ
クルは、好適には中断されてはならない。これは、デー
タ処理システムがエミュレーションモードにおいて操作
されている場合などのいくつかの状況において問題を提
起する。例えば、記憶サイクルが、断続的エミュレーシ
ョンステップロックにより進行してはならないが、それ
にもかかわらず、その操作中にデータ処理装置をステッ
プ操作するステップクロックを使用することが有利であ
る場合である。しかし、記憶サイクルが正常なシステム
クロックにより実行されている間、データ処理装置がス
テップクロックにより断続的にステップされているなら
ば、同期化の問題が、データ処理装置と外部記憶装置と
のインタフェースにおいて発生する。

【０００３】

【課題を解決しようとする手段】従って、上記のような
例の同期化問題を補償出来るデータ処理装置を提供する
ことが望ましい。本発明によるデータ処理装置は、周辺
装置のアクセスを実行する、周辺装置へ接続可能な制御
回路と、周辺装置アクセスを要求する前記制御回路へ接
続したデータ処理回路とを有する。制御回路は、周辺装
置アクセスを完了した後、制御回路をデータ処理回路と
同期化させる同期化回路を有する。

【０００４】

【実施例】図１は、データ処理回路１３とメモリ制御回
路１５とを有するデータ処理装置１１を備えたデータ処
理システムを示す。メモリ制御回路１５は、データ処理
回路１３と外部記憶装置１７との間のインタフェースと
して働く。メモリアクセスを始動するために、データ処
理回路１３は、ＧＯコマンドをメモリ制御回路１５へ送
る。所望メモリ位置のアドレスは、データ処理回路１３
からアドレス回線とデータ回線とを有する母線１９を経
てメモリ制御回路１５へ伝達される。メモリ制御回路１
５は、データ処理回路１３からＧＯコマンドに応答し
て、メモリアクセス、すなわちメモリサイクルを正常に
行う。メモリアクセスは、メモリ制御回路１５を外部記
憶装置１７へ接続している母線２１を経て達成される。
母線２１は、アドレス、データおよび制御の各回線を有
する。メモリ制御回路１５がメモリアクセスを完了する
と、実行可能信号ＲＤＹがメモリ制御回路１５からデー
タ処理回路１３へ送られ、メモリサイクルが完了したこ
とを示す。外部記憶装置１７は、例えば、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）であっても
よい。

【０００５】データ周辺装置１１は、例えば、試験制御
装置（示されていない）により外部で制御可能であるテ
ストインタフェース２３も備えている。テストインタフ
ェース２３は、母線２４を経てメモリ制御回路１５と通
じており、外部制御装置に応答して、データ処理装置１
１において使用されるクロック使用可能信号ＣＬＫＥＮ
を生成する。データ処理回路１３は、ＣＬＫ ＥＮが高
い場合正常に刻時され、ＣＬＫ ＥＮが低い場合停止さ
れる。このクロックは信号を使用可能にし、システムク
ロックは、リセット信号とともに、メモリ制御回路１５
へも入力される。図２は、図１のメモリ制御回路１５を
さらに詳細に示している。メモリ制御回路１５は、メモ
リアクセスを実行するメモリインタフェース２７と、メ
モリインタフェース２７の動作をデータ処理回路１３と
同期化させる同期化回路２９と、メモリインタフェース
２７とデータ処理回路１３とが同期化されている間、リ
フレッシュサイクルを外部制御装置へ送る補助リフレッ
シュ制御装置３１とを有する。同期化回路２９は、デー
タ処理回路１３から、リセット／クロック実行可能（Ｃ
ＬＫ ＥＮ）入力、正常なシステムクロック入力ＣＬ
Ｋ、およびＧＯコマンドを受信する。同期化回路２９
は、また、実行可能信号ＲＤＹをデータ処理回路１３へ
送る。メモリインタフェース２７は、母線１９を経てデ
ータ処理回路１３へ接続し、母線２１を経て外部制御装
置１７へ接続している。メモリインタフェース２７は、
また、制御信号母線３３を経て同期化回路２９と通じて
いる。同期化回路２９からの制御回線３４は、補助リフ
レッシュ制御装置３１へ入力される。補助リフレッシュ
制御装置３１は、母線３５と２１とを経て外部記憶装置
１７へ接続し、母線２４を経てテストインタフェース２
３へ接続している。

【０００６】ここで図３に関し、同期化回路２９の一つ
の模範的実施態様が、さらに詳細に示されている。図３
の実施態様において、ＣＬＫ ＥＮが低い場合、アップ
／ダウン計数回路３７が、メモリアクセスの間、正常シ
ステムクロックＣＬＫの各クロックパルスにより上へカ
ウントし、これにより、データ処理回路１３が使用禁止
になった後、メモリアクセスを完了するために必要な正
常なシステムクロックパルスの数を記録する。計数回路
３７が非ゼロ出力を有し、かつＣＬＫ ＥＮが高い場
合、計数回路３７はＣＬＫの各パルスとともに減少す
る。これにより、計数回路３７は、データ処理回路１３
が使用禁止になったメモリアクセスを完了するために必
要とされるＣＬＫパルスの数に等しい数のＣＬＫを、デ
ータ処理回路１３が何時受信したかを決定することが出
来る。データ処理回路１３がＣＬＫ ＥＮにより使用禁
止になったメモリアクセスを完了するに必要とされるＣ
ＬＫパルスの数に等しい数のＣＬＫにより、データ処理
回路１３が刻時されてしまうまで、新しいＧＯコマンド
を、ＡＮＤゲート４７を経てメモリインタフェース２７
へ送ることが出来る。この時点に到達すると、データ処
理回路１３の機械状態は、データ処理回路１３が正常な
システムクロックにより刻時されたメモリアクセスの終
了時点にあったと同じ状態である。この状態に達するま
で、同期化回路２９は、メモリ制御回路１５が実行可能
信号ＲＤＹをデータ処理回路１３へ送るのを防止する。
その後、データ処理回路１３の機械状態は、メモリ制御
回路１５の機械状態へ適切に同期化され、これにより、
同期化回路２９は、メモリ制御回路１５が実行可能信号
をデータ処理回路１３へ送ることが出来るようにする。

【０００７】再び図１に関し、各入力回線３９が論理ゼ
ロへクリアされるように、リセット信号が図３の計数回
路３７をリセットする。図３のメモリインタフェース２
７は、それに関するＳＴＡＲＴ入力に応答してメモリア
クセスを始める。メモリインタフェース２７のＤＯＮＥ
出力は、メモリアクセスが進行しているが、あるいは、
高く保持されている間、低く駆動される。 動作のステ
ップモードにおいて、図１のデータ処理回路１３は、Ｃ
ＬＫ ＥＮ回線により段階的に刻時される。ステップモ
ードが始動すると、計数回路３７は、その出力３９がす
べてゼロであるようにリセットされる。ＮＯＲゲート４
９は計数回路３７の出力３９へ接続しており、このよう
にして、出力３９におけるすべてのゼロ計数回路出力
は、ＮＯＲゲート４９の出力を高く駆動する。ＮＯＲゲ
ート４９の出力は、ＡＮＤゲート４７の入力、ＡＮＤゲ
ート４５の入力、およびインバータ５１の入力へ接続し
ている。インバータ５１の出力は、ＡＮＤゲート５３の
入力へ接続している。計数回路３７の出力３９がすべて
ゼロにリセットされると、ＮＯＲゲート４９の発生した
高い出力は、ＡＮＤゲート４５におけるＤＯＮ信号とＡ
ＮＤゲート４７におけるＧＯコマンドとを修飾し、ＡＮ
Ｄゲート５３とインバータ５１とにより、計数回路３７
へダウンカウント入力を使用禁止する。メモリインタフ
ェース２７のＤＯＮＥ出力は、メモリアクセスを行って
いる間を除いて、高く維持されるので、ＤＯＮＥ出力
は、ＤＯＮＥが低い場合にメモリアクセスが行われてい
る間を除いて、インバータ５７とＡＮＤゲート５５とに
より、計数回路３７へのダウンカウント入力を使用禁止
する。ＣＬＫ ＥＮ信号は、出力がＡＮＤゲート５５の
入力へ接続しているインバータ５２へ入力される。この
ようにして、計数回路３７がリセットされると、メモリ
アクセスサイクルが、ＣＬＫ ＥＮが低い状態（すなわ
ち、ＣＬＫがデータ処理回路１３において使用禁止状態
で）で始まるまで、カウントは行われない。ＡＮＤゲー
ト４５において修飾された、高いＤＯＮＥ出力は、ＲＤ
Ｙを高く駆動し、メモリ制御回路１５がメモリアクセス
のために使用出来ることを示す。

【０００８】図４に関し、ＣＬＫ ＥＮが低くなる直前
に、ＧＯコマンドがデータ処理回路１３により送り出さ
れると、ＧＯコマンドはＡＮＤゲート４７を経てメモリ
インタフェース２７のＳＴＡＲＴ入力へ送られる。ＧＯ
コマンドがメモリインタフェース２７のＳＴＡＲＴ入力
において受信されると、メモリアクセスサイクルが始ま
り、メモリインタフェース２７のＤＯＮＥ出力は低く駆
動される。ＤＯＮＥとＣＬＫ ＥＮとが低い状態で、Ｃ
ＬＫはＡＮＤゲート５５において修飾され、これによ
り、計数回路の出力３９は、ＣＬＫに応答してカウント
アップする。低いＤＯＮＥ信号は、ＡＮＤゲート４５を
経て実行可能信号ＲＤＹを低く駆動する。ＤＯＮＥは、
メモリアクセスが完了するまで、メモリアクセスの始ま
りから低く保持される。このようにして、計数回路３７
は、ＤＯＮＥとＣＬＫ ＥＮとが低い状態において発生
する各クロックサイクルをカウントアップし、これによ
り、ＣＬＫがデータ処理回路１３において使用禁止状態
の間、メモリアクセスにおいて発生するクロックサイク
ルの数を算出する。図４の実施例において、三つのクロ
ックサイクルがメモリアクセス中に発生する。図４の
“カウンタ３７”線の上へ指向した各パルスは、計数回
路３７のアップ入力へ送られた正常なシステムクロック
ＣＬＫのクロックパルスに応答した計数回路出力３９へ
の増加分を表す。このようにして、ＤＯＮＥがメモリア
クセスサイクルの終了時点で高く駆動されると、計数回
路３７の出力３９は、すべてゼロのその始動状態から３
倍に増加している。出力３９はその時点ですべてゼロの
状態から増加されているので、ＮＯＲゲート４９の出力
は、計数回路３７の最初の増加分に応答して低く駆動さ
れる。

【０００９】ＮＯＲゲート４９の出力が低くなると、Ｄ
ＯＮＥ信号とＧＯコマンドとは、ＡＮＤゲート４５と４
７とにおいてそれぞれ修飾されず、インバータ５１の出
力は高くなる。ＤＯＮＥ信号がＡＮＤゲート４５におい
て修飾されないので、実行可能信号ＲＤＹは、ＤＯＮＥ
信号がメモリアクセスサイクルの終了時点で高く駆動さ
れた後でも、低く維持されている。ＤＯＮＥ信号が高く
なると、計数回路３７がさらに増加することは、インバ
ータ５７とＡＮＤゲート５５とにより禁止される。ＤＯ
ＮＥ信号が再び高くなると、インバータ５１の出力はす
でに高く、計数回路３７のＤＯＷＮ入力はカウントダウ
ン、すなわち減少するように駆動され、計数回路は出力
する。計数回路３７の減少（図４において下方へ指向し
たパルスにより示されている）は、その出力が再びすべ
てゼロの状態に達するまで続き、そうすると、ＮＯＲゲ
ート４９の出力は高く修飾されて、ＡＮＤゲート４５と
４７とにおいてＤＯＮＥ信号とＧＯコマンドをそれぞれ
修飾し、計数回路３７のＤＯＷＮカウント入力をインバ
ータ５１とＡＮＤゲート５３とにより使用禁止する。Ｄ
ＯＮＥ信号が高い状態で、実行可能信号ＲＤＹは高くな
り、これにより、メモリアクセスは完了したことをデー
タ処理回路１３へ示す。

【００１０】上述のように、ＤＯＮＥ信号が低くなった
後、ＣＬＫのさらに三つのパルスが、図４の実施例にお
けるメモリアクセスを完了するために必要である。従っ
て、ＤＯＮＥ信号が高く駆動されて、計数回路３７のア
ップ入力からＣＬＫを除去する前に、計数回路３７が三
つへカウントアップする。メモリアクセスサイクルは実
際にはすでに完了しているが、データ処理回路１３が、
メモリサイクルを通してＣＬＫにより刻時されたメモリ
サイクルの終了時点における機械状態に達するまで、実
行可能信号ＲＤＹは、データ処理回路１３へ送り出され
ない。データ処理回路１３の所望のクロックパターン
は、ＤＯＮＥ信号により制御され、不規則であることも
ある。しかし、データ処理回路１３は、連続した各ＣＬ
Ｋパルスにより減少する。データ処理回路１３の数がＧ
Ｏコマンドから受信したＣＬＫパルスは、メモリアクセ
スを完了するに必要なＣＬＫパルスの数に等しく、かつ
ＣＬＫ ＥＮが低い場合、データ処理回路１３は所望の
機械状態に到達し、計数回路３７の出力３９はゼロへ再
び減少し、これにより、実行可能信号ＲＤＹは上述のよ
うに高くなる。与えられたメモリアクセスの終了とデー
タ処理回路１３の刻時の再割り込みとの間の時間量は、
不規則で確定出来るものではない。従って、外部記憶装
置１７がダイナミック記憶装置などのＤＲＡＭである場
合、補助リフレッシュ制御装置３１は有用である。補助
リフレッシュ制御装置３１は、ＤＯＮＥへ接続した入力
とインバータ５２の出力へ接続したもう一つの入力とを
有するＡＮＤゲート３６の出力へ接続した入力を有す
る。ＤＯＮＥが高く、ＣＬＫ ＥＮが低く、外部記憶装
置１７をリフレッシュしておくためにメモリサイクルを
母線３５と２１とを経て送る間、補助リフレッシュ制御
装置３１は動作状態にある。ＣＬＫ ＥＮを再び高く駆
動することが望まれる場合には、ＣＬＫ ＥＮが再び高
くなければならず、従って、新しいリフレッシュが、現
在のリフレッシュが完了した後に開始する必要はないこ
とを補助リフレッシュ制御装置３１へ示すＥＮＤ信号
を、テストインタフェース２３は、母線２４を経て送
る。その後、現在のリフレッシュが完了すると、補助リ
フレッシュ制御装置３１は、ＣＬＫ ＥＮが再び高く駆
動されることをテストインタフェース２３へ示すＯＫ信
号を母線２４を経ておくる。

【００１１】図５は、本発明のもう一つの模範的実施態
様を示す。図１〜３の構造に類似している、図５の構造
は、同様な引用数字で示されている。図５の実施態様に
おいて、メモリインタフェース２７は、メモリインタフ
ェース２７により行われるリアルタイム・メモリアクセ
スの実行を制御する正常システムクロック（またはリア
ルタイムクロック）ＣＬＫにより駆動されるリアルタイ
ム状態機械回路５９を備えている。この状態機械回路５
９は状態機械を有しており、この機械は、正常システム
クロックＣＬＫの次のパルスの間の初期状態を想定する
ことによりＳＴＡＲＴ入力の活性化に応答し、その後、
ＣＬＫの各連続したクロックパルスの連続した状態を進
行する。この連続した状態は、メモリインタフェース２
７のメモリアクセス動作を制御する。図５の実施態様に
おいて、同期化回路２９は規準化タイム状態機械回路６
１を有し、回路６１は、リアルタイム状態機械回路５９
の状態機械と機能的には同じであり、かつ同じように動
作する状態機械を有する。しかし、規準化タイム状態機
械回路６１は、ＣＬＫよりむしろ規準化タイムクロック
ＳＣＬＫにより駆動される。ＳＣＬＫは、入力がＣＬＫ
とＣＬＫ ＥＮであるＡＮＤゲート６２により発生す
る。従って、ＳＣＬＫは、データ処理回路１３を駆動す
るために使用されるクロックシーケンスを表す。規準化
タイム状態機械回路６１のＳＴＡＲＴ入力が活性化され
ると、その状態機械はＳＣＬＫの次のパルスの初期状態
を想定し、ＳＣＬＫの各連続したパルスによりシーケン
スの各状態を進行する。図１のリセット信号は、リアル
タイム状態機械回路５９と規準化タイム状態機械回路６
１との各リセット入力へ接続しており、これにより、両
方の状態機械は、リセット状態へ選択的に駆動される。

【００１２】再びリアルタイム状態機械回路５９に関
し、そのＤＯＮＥはメモリアクセス中に低く駆動される
が、さもなければ、高く維持される。比較回路６３は、
回路５９における各リアルタイム状態機械の状態と、母
線６５と６７を経て回路６１における規準化タイム状態
機械とをモニターする。状態機械の状態が同じであるな
らば、比較回路６３のＭＡＴＣＨ出力は高く駆動される
が、さもなければ、低く維持される。比較回路６３のＭ
ＡＴＣＨ出力が高く駆動されるように、リセット信号は
回路５９と６１における状態機械をリセット状態に駆動
する。比較回路６３のＭＡＴＣＨ出力が高い状態におい
て、ＣＬＫ ＥＮとＧＯコマンドとは、それぞれＡＮＤ
ゲート４５と４７とにおいて修飾される。ＣＬＫ ＥＮ
が高い状態において、実行可能信号ＲＤＹは高く駆動さ
れ、メモリ制御回路１５がメモリアクセスのために使用
可能であることを示す。ここで図６に関し、ここでＳＣ
ＬＫシーケンスにより駆動されているデータ処理回路１
３が、ＳＣＬＫのクロックパルス６９が送られている
間、ＧＯコマンドを送るならば、リアルタイム状態機械
回路５９のＳＴＡＲＴ入力は、活性化される。ＳＴＡＲ
Ｔ入力の活性化に応答して、ＤＯＮＥの出力は低く駆動
されて、メモリアクセスサイクルが進行中であることを
示す。ＤＯＮＥ出力が低くなると、実行可能信号ＲＤＹ
はＡＮＤゲート４５により低く駆動される。ＳＴＡＲＴ
入力の活性化に続いてＣＬＫの次のクロックパルスが送
られている間、リアルタイム状態機械は、リセット状態
Ｒからメモリアクセスを制御している状態シーケンスの
初期の状態Ａへ駆動される。リアルタイム状態機械が状
態Ａを想定すると、比較回路６３のＭＡＴＣＨ出力は低
くなり、これにより、ＡＮＤゲート４７においてそれ以
上のＧＯコマンドを使用禁止し、ＡＮＤゲート４５のＤ
ＯＮＥ入力を修飾しない。

【００１３】図６の実施例において、リアルタイム状態
機械は、正常システムクロックＣＬＫの三つの連続パル
スの発生にそれぞれ基づいて、状態Ａから状態Ｂへ、状
態Ｂから状態Ｃへ、および、状態Ｃから状態Ｄへ進行す
る。メモリインタフェース２７によるメモリアクセス
は、リアルタイム状態機械のこのＡ−Ｂ−Ｃ−Ｄの状態
進行により制御される。メモリアクセスが完了すると、
リアルタイム状態機械は状態Ｄにあり、ＳＴＡＲＴ入力
またはそのリセット入力のいずれかが活性化するまで、
引き続いて状態Ｄにある。ＳＴＡＲＴ入力が活性化され
ると、リアルタイム状態機械回路は、ほかのメモリアク
セスサイクルを開始するために、終わりの状態Ｄから始
めの状態Ａへ駆動されて戻る。リセット入力が活性化さ
れると、リアルタイム状態機械は、終わりの状態Ｄから
リセット状態Ｒへ移行する。メモリサイクルが完了する
と、リアルタイム状態機械回路５９のＤＯＮＥ出力は、
高く駆動される。しかし、比較回路６３のＭＡＴＣＨ出
力が低いように、規準化タイム状態機械が終わりの状態
Ｄにある間、規準化タイム状態機械はまだリセット状態
Ｒにあるので、実行可能信号ＲＤＹは低い状態のままで
ある。規準化タイム状態機械回路６１のＳＴＡＲＴ入力
も、ＳＣＬＫのクロックパルス６９の間にデータ処理回
路１３からのＧＯコマンドに応答して、活性化され、こ
れにより、規準化タイム状態機械は、次のＳＣＬＫパル
スの間、リセット状態Ｒから始めの状態Ａへ移行する。
その後、次の三つの連続ＳＣＬＫパルスにより、規準化
タイム状態機械は、状態Ａから状態Ｂへ、状態Ｂから状
態Ｃへ、および、状態Ｃから状態Ｄへ移行する。規準化
タイム状態機械が状態Ｄに到達すると、比較回路６３の
ＭＡＴＣＨ出力は高く駆動され、これにより、実行可能
信号ＲＤＹをＡＮＤゲート４５によって高く駆動する。
リアルタイム状態機械の場合のように、規準化タイム状
態機械は、そのＳＴＡＲＴ入力またはそのリセット入力
のいずれかが活性化するまで、そのまま状態Ｄにある。

【００１４】図６の実施例に示されたメモリアクセスサ
イクルは、完了するために正常システムクロックＣＬＫ
の四つのパルスを必要とし、リアルタイム状態機械を状
態Ｄに維持する。ＧＯコマンドの後に四つのＳＣＬＫパ
ルスが発生すると、規準化タイム状態機械は状態Ｄに達
する。このようにして、実行可能信号ＲＤＹは活性状態
になるが、これは、ＳＣＬＫシーケンスにより刻時され
ているデータ処理回路１３が、正常システムクロックＣ
ＬＫにより刻時されているならば、回路１３がメモリア
クセスサイクルの終了時点にあった機械状態に到達する
場合に限られる。データ処理回路１３は、ＣＬＫ ＥＮ
が低い状態で始まることにより単一クロックサイクルに
よってステップ操作され、これにより、そのＣＬＫパル
スが完了すると、ＣＬＫ ＥＮを再び低くすることが、
分かるであろう。ＣＬＫは、ステップ操作の実行に使用
するために、テストインタフェース２３へ送り戻され
る。図７〜１４は、本発明を使用しているほかのデータ
処理システムを示す。図７〜１４は、図１〜６に関し上
述した機能に相当し、従って、図１〜６の対応する引用
数字により示されている。

【００１５】図７のデータ処理システムは、データ処理
回路１３とメモリ制御回路７３とを有するデータ処理装
置７１を備える。メモリ制御回路７３は、データ処理回
路１３と外部記憶装置１７との間のインタフェースとし
て働く。データ処理回路１３は、メモリアクセスを始動
するために、ＧＯコマンドをメモリ制御回路７３へ送
る。所望メモリ位置のアドレスは、データ処理回路１３
からアドレス回線とデータ回線とを有する母線１９を経
てメモリ制御回路１５へ伝達される。メモリ制御回路７
３は、データ処理回路１３からＧＯコマンドに応答し
て、メモリアクセス、すなわちメモリサイクルを正常に
行う。メモリアクセスは、メモリ制御回路７３を外部記
憶装置１７へ接続している母線２１を経て達成される。
母線２１は、アドレス、データおよび制御の各回線を有
する。データ処理装置７１は、例えば、試験制御装置に
より外部で制御可能であるテストインタフェース２３も
備えている。テストインタフェース２３は、外部制御装
置に応答して、データ処理装置７１において使用される
使用可能低停止信号を生成する。停止信号は、正常シス
テムクロックＣＬＫとメモリ制御回路７３により生成さ
れた同期化信号と共にＡＮＤゲート７５へ入力される。
ＰＣＬＫとして表示されたＡＮＤゲート７５の出力は、
データ処理回路１３を刻時するために使用される。この
ようにして、データ処理回路１３のクロック信号ＰＣＬ
Ｋは、インタフェース２３からの停止信号を低く駆動す
ることにより使用禁止になる。ＣＬＫ，ＰＣＬＫ，およ
び停止信号は、リセット信号と共にメモリ制御回路７３
へも入力される。母線２４は、メモリ制御回路とテスト
インタフェースとの間に接続されている。

【００１６】図８は、図７のメモリ制御回路７３をさら
に詳細に示している。メモリ制御回路７３は、メモリア
クセスを実行するメモリインタフェース７９と、メモリ
インタフェース７９の動作をデータ処理回路１３と同期
化させる同期化回路７７と、メモリインタフェース７９
とデータ処理回路１３とが同期化されている間、リフレ
ッシュサイクルを外部記憶装置へ送る補助リフレッシュ
制御装置３１とを有する。同期化回路７７は、同期化信
号を図７のＡＮＤゲート７５へも送る。メモリインタフ
ェース７９はＣＬＫ入力を受信し、母線１９を経てデー
タ処理回路１３へ接続し、母線２１を経て外部記憶装置
１７へ接続している。メモリインタフェース７９は、制
御信号母線８１を経て同期化回路７７へも通じている。
同期化回路７７からの一つの制御回路３４は、補助リフ
レッシュ制御装置３１へ入力される。補助リフレッシュ
制御装置３１は、母線３５と２１とを経て外部記憶装置
１７へ、および、母線２４を経てテストインタフェース
２３へ接続している。ここで図９に関し、同期化回路７
７の一つの模範的実施態様が、さらに詳細に示されてい
る。図９の実施態様において、メモリインタフェース７
９は、メモリインタフェース７９により行われたメモリ
アクセスの実行を制御するための正常なシステムＣＬＫ
により駆動される状態機械回路８３を備えている。状態
機械回路８３は状態機械を有しており、この機械は、次
のＣＬＫパルスが送られている間、初期の状態を想定す
ることにより、ＳＴＡＲＴ入力の起動に応答し、その
後、終わりの状態になるまで、一連の状態を各連続した
ＣＬＫパルスにより進行する。この状態のシーケンス
は、メモリインタフェース７９のメモリアクセス動作を
制御する。

【００１７】図９の同期化回路７７は、母線８５と８７
とを経て状態機械回路８３へ接続したデータ入力を有す
るラッチ回路９１も備えている。回路８３の状態機械の
各状態は、それに関連した識別コードを有しており、こ
のコードは、母線８５と８７とを経てラッチ回路９１の
入力へ送られる。回路９１におけるラッチはＰＣＬＫに
より刻時され、ラッチ回路の出力は母線９５を経て比較
回路９３へ入力される。比較回路９３のほかの出力は、
母線８９を経て、状態機械の現在の状態に関連した識別
コードを受信する。比較回路９３へのこのコードが同じ
であるか、あるいは、低く維持されている場合、比較回
路９３のＭＡＴＣＨ出力は、高く駆動される。比較回路
９３のＭＡＴＣＨ出力は、ＯＲゲート９９の一つの入力
へ接続しており、その出力はラッチ回路９７のセット入
力を駆動する。リセット回線は、ＯＲゲート９９のほか
の入力へ接続している。ラッチ回路９７は、ＯＲゲート
１０６の出力へ接続したクリア入力を有する。ＧＯコマ
ンド回線は、インバータ１０４を経てＯＲゲート１０６
の一つの入力へ接続し、ＯＲゲート１０６のほかの入力
は、停止信号により駆動される。ラッチ回路９７は、同
期信号を定義する出力１０１を有する。ＧＯコマンド回
線と停止信号は、ＡＮＤゲート１０３へ入力され、その
出力は状態機械回路８３のＳＴＡＲＴ入力を駆動する。

【００１８】図１０に関し、ＰＣＬＫにより駆動されて
いるデータ処理回路１３が、ＰＣＬＫのクロックパルス
１００１の生成中に、ＧＯコマンドを送り出すならば、
状態機械回路８３のＳＴＡＲＴ入力は、活性化される。
図１０の実施例において、ＰＣＬＫのクロックパルス１
００１の生成中に、ＧＯコマンドが送り出された後、停
止信号は低く駆動されて、ＰＣＬＫ（図７のＡＮＤゲー
ト７５による）を使用禁止にし、これにより、データ処
理回路１３の動作を停止する。停止信号は、ＡＮＤゲー
ト１０３により状態機械回路８３のＳＴＡＲＴ入力を低
く駆動する。メモリアクセスは、ＳＴＡＲＴ入力を高く
駆動するＧＯコマンドによりすでに始動しているが、状
態機械回路８３は、ＳＴＡＲＴ入力のその後に続く低レ
ベルから、処理装置の停止が、ＧＯコマンドにより始動
されたメモリアクセスの完了前に起きたことを検出す
る。図１０のタイミング図の初めにおいて、最新のメモ
リアクセスが完了しており、状態機械はまだ終了状態Ｄ
にある。従って、状態Ｄの識別コードが、比較回路９３
の入力母線８９に存在しており、このコードは、ラッチ
回路９１により、ＰＣＬＫパルス１００３の下降縁にお
いてラッチされ、再びパルス１００１の下降縁において
もラッチされる。状態Ｄのコードが比較回路９３の両方
の入力に存在している状態で、そのＭＡＴＣＨ出力が高
く駆動される。言うまでもないが、同期化信号は、ＯＲ
ゲート１０８によりラッチ回路９７へ送られたリセット
信号から高く駆動され、ラッチ回路９７がＯＲゲート１
０６からクリアされるまで、高い状態が続く。ＧＯコマ
ンドが活性状態にあって、停止信号が低くなっている場
合（すなわち、停止信号がメモリアクセスの間低くなっ
ている）にのみ、ＯＲゲート１０６は動作して、ラッチ
回路９７をクリアし、同期信号を低く駆動する。ＳＴＡ
ＲＴ入力の活性化に続くＣＬＫの次のパルスの間、状態
機械は状態Ｄから、メモリアクセスを制御する状態シー
ケンスの初めの状態Ａへ駆動される。状態機械が状態Ａ
を想定すると、比較回路９３のＭＡＴＣＨ出力は低く駆
動される。

【００１９】図１０の実施例において、ＣＬＫの次の三
つの連続パルスがそれぞれ発生すると、状態機械は、状
態Ａから状態Ｂへ、状態Ｂから状態Ｃへ、および状態Ｃ
から状態Ｄへ進行する。メモリアクセスのメモリインタ
フェース７９は、状態機械のこのＡ−Ｂ−Ｃ−Ｄの進行
により制御される。例えば、状態Ａは、ＤＲＡＭ行サイ
クルを発生し、状態ＢからＤは、ＤＲＡＭ列サイクルを
発生する。状態機械が終了状態Ｄを想定するＣＬＫサイ
クルの間に、現在のメモリアクセスが完了する。状態機
械は、次のメモリアクセスが始まるまで、正常に状態Ｄ
のままである。状態機械が図１０の状態Ｄに到達する
と、比較回路９３への入力は同じであり、ＭＡＴＣＨ出
力を高く駆動する。これはセットラッチ回路９７をセッ
トし、これにより同期化信号を高く駆動する。同期化信
号が高い状態で、図７のＡＮＤゲート７５への停止信号
が、再使用可能なＰＣＬＫへ修飾される。しかし、停止
信号は低いままであり、これにより、ＰＣＬＫを使用禁
止状態に維持する。停止信号が高くなると、データ処理
回路１３が動作を再開するように、ＰＣＬＫが使用可能
になる。さらに、停止信号が高くなると、状態機械回路
８３のＳＴＡＲＴ入力は、図９のＡＮＤゲート１０３に
より再び活性化され、再始動シーケンスを始める。前記
状態機械回路は、停止信号がメモリアクセスサイクルの
始動後であるが完了後に発生していることを早期に検出
しているので、再始動シーケンスが必要であることを知
っている。そのＳＴＡＲＴ入力の再活性化後の最初のＣ
ＬＫパルスの間、再始動シーケンスは、状態Ａへ駆動さ
れている状態機械から始まり、その後、次の三つの連続
ＣＬＫパルスがそれぞれ発生すると、状態Ｂ，Ｃ，及び
Ｄへ駆動される。

【００２０】図１０に示されているように、ＰＣＬＫは
適切な時点で使用可能になり、停止信号が活性化されな
かったかのように、データ処理回路１３をメモリインタ
フェース７９と同期化する。このようにして、例えば、
ほかの所望のメモリアクセスを開始することが出来るよ
うに、データ処理回路１３とメモリアクセス７９との間
の正常な強調が再開される。図１１は、図９の同期化回
路７７の動作のほか実施例を示す。図１１のタイミング
図は、終了している状態Ｄの状態機械から始まり、前の
メモリアクセスサイクルはすでに完了している。ＰＣＬ
Ｋのパルス１１０１の間、ＧＯコマンドはデータ処理回
路１３により送られる。従って、メモリアクセスサイク
ルは、システムクロックＣＬＫの次のパルスの間に始ま
る。詳しく言えば、状態機械回路８３の状態機械は、終
了状態Ｄから初めの状態Ａへ移行し、メモリアクセスサ
イクルを始める。Ａの識別コードは、ＰＣＬＫの次の下
降縁で、ラッチ回路９１においてラッチされる。ＣＬＫ
の次の連続パルスの間、状態機械は状態ＡからＢへ移行
し、Ｂの識別コードは、ＰＣＬＫの次の下降縁で、ラッ
チ回路９１においてラッチされる。その後、停止信号は
低く駆動されて活性化して、ＰＣＬＫを使用不能にし、
ラッチ回路９７をリセットし、これにより、同期化信号
を低く駆動する。次の連続ＰＣＬＫパルスの間に、状態
機械は状態Ｂから状態Ｃへ移行し、これにより、比較回
路９３の入力の間に不調和を発生し、そのＭＡＴＣＨ出
力を低くする。次のＣＬＫパルスの間、状態機械は状態
ＣからＤへ移行する。メモリアクセスサイクルは、この
ＣＬＫサイクルの間に完了する。

【００２１】停止信号が再び高くなると、状態機械回路
８３のＳＴＡＲＴ入力は、活性化されて、再始動シーケ
ンスを始める。次の連続ＣＬＫパルスの間に、状態機械
は状態Ｂへ移行し、これにより、比較回路９３のＭＡＴ
ＣＨ出力は高くなる。これはラッチ回路９７をセット
し、同期化信号を高く駆動する。同期化信号と停止信号
とが高い状態で、ＣＬＫはＡＮＤゲート７５において修
飾され、従って、データ処理回路１３のＰＣＬＫ信号は
再使用可能になる。図１１に示されているように、ＰＣ
ＬＫは、データ処理回路１３が停止されなかったかのよ
うに、メモリアクセスサイクルに関して再使用可能にな
り、データ処理回路１３とメモリインタフェース７９と
の間の正常な強調を再開する。図１の補助リフレッシュ
制御装置３１は、ＡＮＤゲート９６の出力に駆動される
入力回線３４を有する。ＡＮＤゲート９６の一つの入力
は、ＤＯＮＥへ接続し、ＡＮＤゲート９６のほかの入力
は、ＮＡＮＤゲート９４により駆動され、その入力は同
期化回路とＯＲゲート１０６の出力とへ接続している。
補助リフレッシュ制御装置３１は動作状態にあって、
（１）停止信号がメモリアクセスの間低いか、または、
同期化回路が低く、かつ、（２）ＤＯＮＥが高い場合は
常に、リフレッシュサイクルを行う。

【００２２】データ処理回路１３が、図７の停止信号が
低い状態で始動することにより、単一のクロックサイク
ルによってステップ操作され、その後、一つのＰＣＬＫ
パルスが発生するまで、停止信号が高く駆動され、ＰＣ
ＬＫパルスが完了すると、再び停止信号が低く駆動され
ることが理解されるであろう。ＰＣＬＫは、ステップ動
作に使用するために、図７のメモリインタフェース２３
へ送り返される。図９〜１１を考察するに、処理装置が
メモリアクセスサイクルの実行中に停止したにもかかわ
らず、最初始動したメモリアクセスサイクルは完了して
いるので、状態機械の状態が実際にメモリアクセスを行
わないことを除いて、状態機械の状態のいくつかか、ま
たは、すべてを正常な状態と同一であるダミー状態にす
ることは、再始動シーケンス中、望ましいことである。
例えば、ダミー状態により、メモリへのいくつかのスト
ローブ信号が活性化することはない。ダミー状態は、各
正常状態と同一の識別コードを母線８５に有する。本発
明が使用される適用環境に依存して、再始動シーケンス
のいくつか、または、すべての状態の正常な状態の代わ
りに実行することが出来る。前述のＤＲＡＭの行および
列サイクル実施例に再び関して、ＤＲＡＭは、ＰＡＧＥ
ＭＯＤＥとして広く知られているものにおいて、一般
にアクセスされ、同一ＤＲＡＭ行における多くの列の位
置は、各新しい列サイクルの前に新しい行アドレス（お
よび、関連行サイクル）を設ける必要もなくアクセスさ
れる。模範的シーケンスは次の通りである： A B1 C1 D1 B2 C2 D2 B3 C3 D3 B4 C4 D4 ・・・ 上記シーケンスにおいて、状態Ａにより、選択された行
のサイクルが発生し、状態ＢｎからＤｎ（ｎ＝１，２，
３・・・）により、選択された行の列ｎの列サイクルが
発生する。このようにして、上記シーケンスは、選択さ
れた行の列１〜４をアクセスする。

【００２３】例えば、上記状態Ｂ２の間に（すなわち、
列サイクル２の状態Ｂの間に）、図１１に示された停止
が発生するならば、列２のアクセスは停止後に完了し、
再始動シーケンスとそれに続く状態は次の通りである。 A B2 C2 D2 B3 C3 D3 B4 C4 D4 ・・・ 列２のアクセスサイクルはすでに完了しているので、再
始動シーケンスの状態Ｂ２，Ｃ２，およびＤ２は、上述
のようにダミー状態である。しかし、状態Ａは好適に正
常状態（すなわち、ダミー状態ではない）であり、従っ
て、ＰＡＧＥ ＭＯＤＥアクセスは、ダミー状態Ｄ２が
実行された後、さらにほかの列サイクルにより継続され
る。次のシーケンスにおいて、状態Ａ（新しい）によ
り、行サイクルが、状態Ａと異なる行について発生す
る。すなわち、 A B1 C1 D1 B2 C2 D2 A(新）B1 C1 D1 ・・・ 例えば、上記状態Ｂ２の間に、図１１に示された停止が
発生するならば、再始動シーケンスとそれに続く状態は
次の通りである。 A B2 C2 D2 A(新）B1 C1 D1 ・・・ この実施例において、状態Ａにより選択された行の列２
に関するメモリサイクルはすでに完了しているので、状
態Ａ，Ｂ２，Ｃ２，およびＤ２はダミー状態である。あ
るいは、状態Ａは正常状態であり、状態Ｂ２，Ｃ２，お
よびＤ２はダミー状態である。

【００２４】図１と７に示されたデータ処理システムを
再び考察すると、外部記憶装置１７がメモリ制御回路の
正常なメモリサイクル内でデータ処理装置に応答するこ
とが出来ないならば、記憶装置は、待ち状態メモリ制御
回路へ挿入することが出来る。各待ち状態により、メモ
リインタフェースの状態機械は、待ち状態が活性状態に
あるクロックサイクルの間、その現在の状態において機
能停止する。メモリインタフェースに関して適切に同期
化してデータ処理回路を再始動するために、同期化回路
は、これらの待ち状態に対し的確に動作しなければなら
ない。図１２は、待ち状態の前述の使用を受け入れるた
めに、図５の同期化回路２９内に備えられる模範的回路
を示す。図１２の回路は、示されているように、図５の
同期化回路２９へ接続されることは、図１２と次の説明
から明らかであろう。図１２は、アップ／ダウン計数回
路１３９を示しており、この回路は、ＡＮＤゲート１４
１の動作により、待ち状態が活性状態にある間、各ＣＬ
Ｋサイクル毎に一度カウントアップする。計数回路１３
９は、ＳＣＬＫが状態復号論理１３１によりＡＮＤゲー
ト１４５において修飾されると、ＳＣＬＫに応答してカ
ウントダウンする。計数回路１３９のカウント出力１３
７は、そのアップとダウンの入力が同時にパルス化され
るならば、そのまま変わらない。状態復号論理１３１
は、規準化タイム状態機械回路６１において規準化タイ
ム状態機械の状態を復号し、その状態が待ち状態により
多数回実行されるならば、状態復号論理１３１の出力は
ＡＮＤゲート１３３の一つの入力を高く駆動し、ＡＮＤ
ゲート１４５の一つの入力も高く駆動する。カウント出
力１３７が非ゼロであるならば、ＡＮＤゲート１３３の
そのほかの入力もＯＲゲート１３５により高く駆動さ
れ、これにより、待ち状態はＡＮＤゲート１３３を経て
規準化タイム状態機械へ送られる。次に、規準化タイム
状態機械の現在の状態は、その状態がＡＮＤゲート１４
５によりＳＣＬＫに関し駆動する限り長く実行され、カ
ウント出力１３７をゼロへ減少する。

【００２５】図１３は、図９の同期化回路７７内に組み
入れられ、待ち状態の前述の使用を受け入れることが出
来る模範的回路を示す。図１３の回路は、示されている
ように、図９の同期化回路７７へ接続されることは、図
１３と次の説明から明らかであろう。図１３は図１２と
同様に動作し、類似の構成要素は、図１２に示されてい
るように付番されている。図１３において、ＡＮＤゲー
ト１３３の出力は、母線１９２１からの待ち状態入力と
共に、マルチプレクサ１４７へ入力される。マルチプレ
クサ１４７は、回線１４５により状態機械回路８３から
出力された制御信号に応答して、その入力の一つを状態
機械回路８３へ接続する。状態機械回路８３が正常状態
を実行しているならば、回線１４５の制御信号は、待ち
状態信号を母線２１から選択する。状態機械回路８３が
ダミー状態を実行しているならば、回線１４５の制御信
号は、ＡＮＤゲート１３３の出力を選択する。図１３に
おいて、計数回路１３９は、ＰＣＬＫが状態復号論理１
３１によりＡＮＤゲート１４５において修飾されると、
ＰＣＬＫへ応答して（図７〜１１）、カウントダウンす
る。

【００２６】本発明は、周辺装置としてのメモリに関し
説明されているが、本発明はすべてのタイプの周辺装置
と共に使用され、そのメモリアクセスは処理装置の停止
により中断されるものではないことは、明らかである。
本発明の模範的実施態様が説明されているが、この説明
は本発明の範囲を限定するものではなく、多様に実施態
様において実施することが出来る。

【００２７】以上の記載に関連して、以下の各項を開示
する。 １． データ処理装置において：周辺装置へ接続可能に
してリアルタイムで動作可能であり、周辺装置の周辺ア
クセスをリアルタイムの期間において始動しかつ完了す
る制御回路と；前記制御回路へ接続し、リアルタイムに
関連して拡張された規準化タイムで動作可能であり、リ
アルタイム周辺装置アクセスを開始するよう前記制御回
路へ命令し、リアルタイム周辺装置アクセスが完了した
表示を前記制御回路から受信するデータ処理回路と；リ
アルタイム周辺装置アクセスが完了した後、前記制御回
路を前記データ処理回路に同期化する同期化回路を有す
る前記制御回路、規準化タイムの期間が前記リアルタイ
ムの期間に対応して完了するまで、前記同期化回路が完
了の表示を保留するように動作する前記同期化回路とを
含んでいることを特徴とする前記装置。 ２． 第１項に記載の装置において、前記同期化回路が
カウンタ出力を備えた計数回路を有し、前記計数回路が
リアルタイムの経過に応答して前記カウント出力を増加
し、かつ規準化タイムの経過に応答して前記カウント出
力を減少するように動作することを特徴とする前記装
置。 ３． 第１項に記載の装置において、前記同期化回路が
規準化タイムで動作可能でありかつ規準化タイムの経過
を測定する第一状態機械回路を有し、前記制御回路が規
準化タイムで動作可能でありかつリアルタイム周辺装置
アクセスの実行を制御する第二状態機械回路を有するこ
とを特徴とする前記装置。 ４． 第３項に記載の装置において、前記第一と第二の
状態機械回路が相互に同一である各状態機械を有してい
ることを特徴とする前記装置。 ５． 第４項に記載の装置において、前記同期化回路が
前記状態機械の各状態を比較する比較回路を有すること
を特徴とする前記装置。 ６． 第３項に記載の装置において、前記第一状態機械
回路が規準化タイムを定義する第一クロックにより駆動
され、前記第一状態機械回路がリアルタイムを定義する
第二クロックにより駆動され、前記第二クロックが前記
第一クロックより速いクロック速度で動作することを特
徴とする前記装置。 ７． 第１項に記載の装置において、前記制御回路が記
憶装置のリアルタイム・メモリアクセスを行うメモリ制
御回路を有することを特徴とする前記装置。 ８． 第７項に記載の装置において、リアルタイム・メ
モリアクセスの完了と完了表示の伝達との間でメモリ・
リフレッシュ・サイクルを記憶装置へ送るメモリ・リフ
レッシュ回路を有していることを特徴とする前記装置。 ９． 第１項に記載の装置において、前記データ処理回
路が規準化タイムとリアルタイムの時間で動作すること
を選択的に可能にする回路を有することを特徴とする前
記装置。 １０． データ処理装置において：記憶装置へ接続可能
にして最初のクロックにより駆動され、記憶装置のメモ
リアクセスを時間期間の間、始動しかつ完了するメモリ
制御回路と；前記メモリ制御回路へ接続しかつ第二クロ
ックに応答して選択的に動作可能であり、前記メモリ制
御回路へメモリアクセスを開始することを命令しかつ前
記メモリ制御回路からメモリアクセスが完了したことの
表示を受信するデータ処理回路と；メモリアクセスの完
了後前記メモリ制御回路を前記データ処理回路と同期化
する同期化回路を有する前記メモリ制御回路、メモリア
クセスの開始以来発生した前記第二クロックのサイクル
数が前記時間期間の間に発生した前記第一クロックの数
と等しくなるまで、前記完了の表示を保留するように動
作する前記同期化回路とを含んでいることを特徴とする
前記装置。 １１． 第１０項に記載の装置において、前記同期化回
路がカウント出力を備えた計数回路を有し、前記計数回
路が前記第一クロックにより駆動されて前記カウント出
力を増加し、これにより前記第一クロックの動作を記録
し、かつ前記計数回路が前記第二クロックにより駆動さ
れて前記カウント出力を減少し、これにより前記第二ク
ロックの動作を記録することを特徴とする前記装置。 １２． 第１０項に記載の装置において、前記第二クロ
ックが機械状態の所望のシーケンスにより前記データ処
理回路をステップ操作するエミュレーション・ステップ
・クロックであることを特徴とする前記装置。 １３． 第１２項に記載の装置において、前記ステップ
クロックが前記第一クロックに関連して不規則に発生す
ることを特徴とする前記装置。 １４． 周辺装置の周辺アクセスを行う方法において：
リアルタイムで動作可能であり、リアルタイム期間の間
において周辺装置のアクセスを始動しかつ完了する制御
回路を形成し；リアルタイムに関連して拡張された規準
化タイムで動作可能であるデータ処理回路を形成し；前
記データ処理回路を使用して、前記制御回路にリアルタ
イム周辺アクセスを始動することを命令し；前記制御回
路を使用して、メモリアクセスの完了後、前記データ処
理回路へリアルタイム周辺アクセスが完了したことを提
示し；リアルタイム周辺アクセスが完了した後、前記制
御回路を前記データ処理回路と同期化し、前記リアルタ
イムの期間に対応する規準化期間がリアルタイム周辺ア
クセスの始動以来経過するまで、完了表示を保留する段
階を有し；これらを諸段階を含んでいることを特徴とす
る前記方法。 １５． 第１４項に記載の方法において、前記同期化段
階がメモリアクセス中のリアルタイムの経過を測定し、
メモリアクセス後の規準化タイムの経過を測定し、測定
された規準化タイムの経過を測定されたリアルタイムの
経過と相互関係づける段階を有することを特徴とする前
記方法。 １６． データ処理装置において：記憶装置へ接続可能
であり、記憶装置のメモリアクセスを行うメモリ制御回
路、一連の機械状態により進行することが動作可能であ
る前記メモリ制御回路と；前記メモリ制御回路へ接続
し、前記メモリ制御回路にメモリアクセスを行うことを
命令し、前記メモリ制御回路がメモリアクセス中に送る
データを処理するデータ処理回路、一連の機械状態によ
り進行することが動作可能である前記データ処理回路
と；メモリアクセスの実行を停止することなくメモリア
クセスの実行中に、前記データ処理回路がその動作を停
止することを選択的に可能にするエミュレーション回
路、前記データ処理回路の動作続行を始動することが選
択的に動作可能である前記エミュレーション回路と；前
記データ処理回路の前記停止後に動作し、前記停止が発
生しなかったかのように、前記データ処理回路を前記メ
モリ制御回路と同期化する同期化回路を有する前記メモ
リ制御回路、そのほかを既知の機械状態に維持し、前記
データ処理回路と前記メモリ制御回路のいずれもが、前
記データ処理回路の動作の前記停止を除いて次に想定し
た機械状態にあるまで、前記データ処理回路と前記メモ
リ制御回路との一つをその機械状態シーケンスにより進
行せしめることが動作可能である前記同期化回路とを含
んでいることを特徴とする前記装置。 １７． 第１６項に記載の装置において、前記同期化回
路が前記メモリ制御回路の現在の機械状態を示す情報を
選択的にラッチするラッチ回路を有することを特徴とす
る前記装置。 １８． 第１７項に記載の装置において、前記同期化回
路が、前記メモリ制御回路の現在の機械状態を表示する
前記ラッチされた情報に応答し、かつ、与えられた時点
における前記メモリ制御回路の機械状態が前記ラッチさ
れた情報により示された機械状態と同一であるか、ない
かを決定する回路を有することを特徴とする前記装置。 １９． 第１６項に記載の装置において、メモリアクセ
ス中に外部源により前記メモリ制御回路へ送られた待ち
状態を受け入れる回路を有することを特徴とする前記装
置。 ２０． 第１９項に記載の装置において、待ち状態を受
け入れる前記回路が、待ち状態が前記データ処理回路の
動作が停止した後メモリアクセスの実行中に活性状態で
ある時間の長さを測定し、かつ前記データ処理回路の動
作の続行が始動された後前記時間の長さも記録する回路
を有することを特徴とする前記装置。

【図面の簡単な説明】

【図１】本発明によるデータ処理システムの構成図であ
る。

【図２】図１のメモリ制御回路の構成図である。

【図３】図２の同期化回路の一つの実施態様を示してい
る。

【図４】図３の回路の動作を示すタイミング図である。

【図５】図２の同期化回路のほかの実施態様を示す。

【図６】図５の回路の動作を示すタイミング図である。

【図７】本発明によるほかのデータ処理システムのほか
の構成図である。

【図８】図７のメモリ制御回路の構成図である。

【図９】図８の同期化回路の詳細図である。

【図１０】図９の動作を示すタイミング図である。

【図１１】図９の動作を示すタイミング図である。

【図１２】図５の回路と組み合わせられて、待ち状態を
受け入れることが出来る同期化回路を形成するほかの回
路を示す。

【図１３】図９の回路と組み合わせられて、待ち状態を
受け入れることが出来る同期化回路を形成するほかの回
路を示す。

【符号の説明】

１１ データ処理装置 １３ データ処理回路 １７ 外部記憶装置 ２９ 同期化回路 ３１ 補助リフレッシュ制御装置 ３７ 計数回路 ４７ ＡＮＤゲート ４９ ＮＯＲゲート ５１ インバータ ５９ リアルタイム状態機械回路 ６１ 規準化タイム状態機械回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ処理装置において：周辺装置へ接
   続可能にしてリアルタイムで動作可能であり、周辺装置
   の周辺アクセスをリアルタイムの期間において始動しか
   つ完了する制御回路と；前記制御回路へ接続し、リアル
   タイムに関連して拡張された規準化タイムで動作可能で
   あり、リアルタイム周辺装置アクセスを開始するように
   前記制御回路へ命令し、リアルタイム周辺装置アクセス
   が完了した表示を前記制御回路から受信するデータ処理
   装置と；リアルタイム処理装置アクセスが完了した後、
   前記制御回路を前記データ処理回路に同期化する同期化
   回路を有する前記制御回路、規準化タイムの期間が前記
   リアルタイムの期間に対応して完了するまで、前記同期
   化回路が完了の表示を保留するように動作する前記同期
   化回路とを含んでいることを特徴とする前記装置。
2. 【請求項２】 周辺装置の周辺アクセスを行う方法にお
   いて：リアルタイムで動作可能であり、リアルタイム期
   間の間において周辺装置のアクセスを始動しかつ完了す
   る制御回路を形成し；リアルタイムに関連して拡張され
   た規準化タイムで動作可能であるデータ処理回路を形成
   し；前記データ処理回路を使用して、前記制御回路にリ
   アルタイム周辺アクセスを始動することを命令し；前記
   制御回路を使用して、メモリアクセスの完了後、前記デ
   ータ処理回路へリアルタイム周辺装置アクセスが完了し
   たことを提示し；リアルタイム周辺アクセスが完了した
   後、前記制御回路を前記データ処理回路と同期化し、前
   記リアルタイムの期間に対応する規準化タイムがリアル
   タイム周辺アクセスの開始以来経過するまで、完了表示
   を保留する段階を有し；これらの諸段階を含んでいるこ
   とを特徴とする前記方法。