JPH07234419A - 薄膜トランジスタ基板 - Google Patents
薄膜トランジスタ基板Info
- Publication number
- JPH07234419A JPH07234419A JP2773694A JP2773694A JPH07234419A JP H07234419 A JPH07234419 A JP H07234419A JP 2773694 A JP2773694 A JP 2773694A JP 2773694 A JP2773694 A JP 2773694A JP H07234419 A JPH07234419 A JP H07234419A
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- JP
- Japan
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- pixel electrode
- groove
- electrode
- film
- thin film
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Abstract
(57)【要約】
【目的】 液晶表示装置に用いる薄膜トランジスタ基板
の画素電極のエッチング不良により生ずる隣接パターン
との短絡を防止する。 【構成】 ＴＦＴ基板において絶縁基板１２，１に形成
された画素電極５の周りを囲んで溝１３が設けられた構
造とする。又、溝１３の形状を断面垂直なものとし、溝
の深さを画素電極５の膜厚の３倍以上、溝の幅を溝の深
さ以下とする。 【効果】 画素電極のＩＴＯ膜が溝部分で段切れを生
じ、短絡が防止される。
の画素電極のエッチング不良により生ずる隣接パターン
との短絡を防止する。 【構成】 ＴＦＴ基板において絶縁基板１２，１に形成
された画素電極５の周りを囲んで溝１３が設けられた構
造とする。又、溝１３の形状を断面垂直なものとし、溝
の深さを画素電極５の膜厚の３倍以上、溝の幅を溝の深
さ以下とする。 【効果】 画素電極のＩＴＯ膜が溝部分で段切れを生
じ、短絡が防止される。
Description
【０００１】
【産業上の利用分野】この発明は、液晶表示装置の薄膜
トランジスタ基板における画素電極とゲート電極との短
絡防止に関するものである。
トランジスタ基板における画素電極とゲート電極との短
絡防止に関するものである。
【０００２】
【従来の技術】従来の液晶表示装置に用いる薄膜トラン
ジスタ基板（以下ＴＦＴ基板と云う）の構造は、図５ａ
の平面図及び図５ｂに示す図５ａのＹ−Ｙ断面図の様
に、ガラス基板１上に形成されたゲート電極２及び画素
電極５と、上記ゲート電極２上に形成されたゲート絶縁
膜６と、上記ゲート電極２の真上で上記ゲート絶縁膜６
上に形成された半導体層７と、上記半導体層７を挟んで
上記ゲート絶縁膜６上に形成されたソース電極３及びド
レイン電極４と、上記ソース又ドレイン電極３、４上に
形成された絶縁膜８とで構成されている。上記ドレイン
電極４と画素電極５とは、上記ゲート絶縁膜６に形成さ
れたコンタクトホール１０を通じて接続されている。
ジスタ基板（以下ＴＦＴ基板と云う）の構造は、図５ａ
の平面図及び図５ｂに示す図５ａのＹ−Ｙ断面図の様
に、ガラス基板１上に形成されたゲート電極２及び画素
電極５と、上記ゲート電極２上に形成されたゲート絶縁
膜６と、上記ゲート電極２の真上で上記ゲート絶縁膜６
上に形成された半導体層７と、上記半導体層７を挟んで
上記ゲート絶縁膜６上に形成されたソース電極３及びド
レイン電極４と、上記ソース又ドレイン電極３、４上に
形成された絶縁膜８とで構成されている。上記ドレイン
電極４と画素電極５とは、上記ゲート絶縁膜６に形成さ
れたコンタクトホール１０を通じて接続されている。
【０００３】従来の薄膜トランジスタの製造工程を図６
に示す。図６ａに示すようにガラス基板１上にスパタ法
により透明導電膜であるＩＴＯ（インジウムティンオキ
サイド）膜を０．１μｍ成膜し、これをウェットエッチ
ング法によりパターニングして画素電極５を形成する。
次に図６ｂに示すように上記画素電極をマスクした上で
スパタ法によりＣｒ膜を膜厚０．３μｍ成膜し、フォト
レジストパターンを施してパターニングし、ゲート電極
２を形成する。図６ｃに示すように、上記ゲート電極２
上にＣＶＤ法によりＳｉＮｘ膜を０．２μｍ成膜し、こ
れにフォトレジストマスクを施しパターニングしてゲー
ト絶縁膜６を形成する。次にＣＶＤ法によりアモルファ
スシリコン膜７を０．１μｍ成膜し、これをフォトレジ
ストマスクによりパターニングして半導体層７を形成す
る。次に図６ｄに示すように、この上にスパタ法により
Ｃｒ又はＡｌ膜を０．３μｍ成膜し、フォトレジストマ
スクを施してパターニングし、ソース電極３及びドレイ
ン電極４を形成する。
に示す。図６ａに示すようにガラス基板１上にスパタ法
により透明導電膜であるＩＴＯ（インジウムティンオキ
サイド）膜を０．１μｍ成膜し、これをウェットエッチ
ング法によりパターニングして画素電極５を形成する。
次に図６ｂに示すように上記画素電極をマスクした上で
スパタ法によりＣｒ膜を膜厚０．３μｍ成膜し、フォト
レジストパターンを施してパターニングし、ゲート電極
２を形成する。図６ｃに示すように、上記ゲート電極２
上にＣＶＤ法によりＳｉＮｘ膜を０．２μｍ成膜し、こ
れにフォトレジストマスクを施しパターニングしてゲー
ト絶縁膜６を形成する。次にＣＶＤ法によりアモルファ
スシリコン膜７を０．１μｍ成膜し、これをフォトレジ
ストマスクによりパターニングして半導体層７を形成す
る。次に図６ｄに示すように、この上にスパタ法により
Ｃｒ又はＡｌ膜を０．３μｍ成膜し、フォトレジストマ
スクを施してパターニングし、ソース電極３及びドレイ
ン電極４を形成する。
【０００４】
【発明が解決しようとする課題】図５ａ、ｂで示した従
来のＴＦＴ基板の構成においては、画素電極５とゲート
電極２とが同一基板１上に構成されているので、画素電
極５のエッチング不良により図７及び図８ａに示すよう
にゲート電極２、ドレイン電極４間の短絡Ｅや、画素電
極５とゲート電極２との短絡Ａ，Ｂや、画素電極５と隣
接画素電極５との短絡Ｃ，Ｄ等の欠陥のモードがあり短
絡箇所のリペアが可能な場合でも画素電極５は透明導電
膜で形成されているため、発見がきわめて困難であるこ
と、或いは図７のＣ，Ｄの場合の様に、基板形成後に短
絡が発見された場合でも、短絡部分が上部配線の下側に
あるため、レーザリペアが出来ない等の問題があった。
来のＴＦＴ基板の構成においては、画素電極５とゲート
電極２とが同一基板１上に構成されているので、画素電
極５のエッチング不良により図７及び図８ａに示すよう
にゲート電極２、ドレイン電極４間の短絡Ｅや、画素電
極５とゲート電極２との短絡Ａ，Ｂや、画素電極５と隣
接画素電極５との短絡Ｃ，Ｄ等の欠陥のモードがあり短
絡箇所のリペアが可能な場合でも画素電極５は透明導電
膜で形成されているため、発見がきわめて困難であるこ
と、或いは図７のＣ，Ｄの場合の様に、基板形成後に短
絡が発見された場合でも、短絡部分が上部配線の下側に
あるため、レーザリペアが出来ない等の問題があった。
【０００５】この発明は上記の問題点を解決するために
なされたもので、画素電極のエッチング不良が発生して
も、画素電極を介したゲートドレイン間短絡や、ゲー
ト、隣接ゲート間短絡の発生を防止するＴＦＴ基板をう
ることを目的とする。
なされたもので、画素電極のエッチング不良が発生して
も、画素電極を介したゲートドレイン間短絡や、ゲー
ト、隣接ゲート間短絡の発生を防止するＴＦＴ基板をう
ることを目的とする。
【０００６】
【課題を解決するための手段】画素電極５とゲート電極
が形成されている絶縁基板上に画素電極５の周囲を囲っ
て断面垂直な溝を形成することによる。
が形成されている絶縁基板上に画素電極５の周囲を囲っ
て断面垂直な溝を形成することによる。
【０００７】
【作用】上記の構造をとることによりエッチング不良に
より画素電極５のＩＴＯ膜が隣接電極の方向に拡がりが
生じても、上記溝の部分で段切れを生じ、画素電極を介
した短絡が回避できる。
より画素電極５のＩＴＯ膜が隣接電極の方向に拡がりが
生じても、上記溝の部分で段切れを生じ、画素電極を介
した短絡が回避できる。
【０００８】
実施例１．図１はガラス基板１或いは上記ガラス基板１
上に形成された絶縁膜１２により構成される絶縁基板上
に形成された本願発明の液晶表示装置のＴＦＴ基板の平
面図で図２は図１のＸ−Ｘ断面図を示す。図１におい
て、薄膜トランジスタはゲート電極２、半導体層７、ソ
ース電極３、ドレイン電極４から構成されており、これ
に隣接して設けられた画素電極５とドレイン電極４とコ
ンタクトホール１０を通じ接続されている。上記画素電
極５の周囲に溝１３が形成されている。図２において、
ガラス基板１上に絶縁膜ＳｉＮｘ膜１２が形成されてお
り、上記絶縁膜１２上にゲート電極２と、ＩＴＯ膜によ
る画素電極５が形成されている。上記画素電極５の周囲
の上記絶縁膜１２に溝１３が形成されている。上記ゲー
ト電極２及び画素電極５の１部の上部にゲート絶縁膜６
が形成されており、ゲート電極２の真上の上記ゲート絶
縁膜６上に半導体層７が形成されている。上記ゲート絶
縁膜６上で上記半導体層７上にソース電極３及びドレイ
ン電極４が形成されている。上記ドレイン電極４と上記
画素電極５とは、上記ゲート絶縁膜６に形成されたコン
タクトホール１０を通じて接続されている。上記ソース
電極３、ドレイン電極４、半導体層７上にＳｉＮｘ膜に
よる保護膜８が形成されている。
上に形成された絶縁膜１２により構成される絶縁基板上
に形成された本願発明の液晶表示装置のＴＦＴ基板の平
面図で図２は図１のＸ−Ｘ断面図を示す。図１におい
て、薄膜トランジスタはゲート電極２、半導体層７、ソ
ース電極３、ドレイン電極４から構成されており、これ
に隣接して設けられた画素電極５とドレイン電極４とコ
ンタクトホール１０を通じ接続されている。上記画素電
極５の周囲に溝１３が形成されている。図２において、
ガラス基板１上に絶縁膜ＳｉＮｘ膜１２が形成されてお
り、上記絶縁膜１２上にゲート電極２と、ＩＴＯ膜によ
る画素電極５が形成されている。上記画素電極５の周囲
の上記絶縁膜１２に溝１３が形成されている。上記ゲー
ト電極２及び画素電極５の１部の上部にゲート絶縁膜６
が形成されており、ゲート電極２の真上の上記ゲート絶
縁膜６上に半導体層７が形成されている。上記ゲート絶
縁膜６上で上記半導体層７上にソース電極３及びドレイ
ン電極４が形成されている。上記ドレイン電極４と上記
画素電極５とは、上記ゲート絶縁膜６に形成されたコン
タクトホール１０を通じて接続されている。上記ソース
電極３、ドレイン電極４、半導体層７上にＳｉＮｘ膜に
よる保護膜８が形成されている。
【０００９】図３に本願装置の製造工程の実施例を示
す。図３ａに示すようにガラス基板１上にＣＶＤ法によ
り絶縁膜のＳｉＮｘ膜１２を形成する。次に図３ｂに示
すように画素電極５の周囲の上記ＳｉＮｘ膜１２をＲＩ
Ｅ（反応性イオンエッチング）法により溝１３を形成す
る。ここでは溝を平坦で表面粗さの小さいＳｉＮ膜上に
形成したが図４ｃに示すようにガラス基板１上に直接形
成したり、或いは図４ｄに示すように溝を薄いＳｉＮ膜
等を突ぬけて形成してもよい。次に図３ｃに示すように
上記絶縁膜１２上にスパタ法によりＩＴＯ膜を膜厚０．
１μｍ形成した後、ウェットエッチング法でパターニン
グし画素電極５を形成する。次に図３ｃに示すようにス
パッタ法によりＣｒ膜を成膜しこれにフォトレジストマ
スクを施しパターニングしてゲート電極２及びゲート配
線を形成する。次に図３ｄに示すように、この上にＣＶ
Ｄ法によりＳｉＮｘを形成し、これを図４ａに示すよう
にフォトレジストマスクを施してパターニングし、同時
にコンタクトホール１０を形成する。次に図４ｂに示す
ようにゲート電極２の真上のゲート絶縁膜６上にＣＶＤ
法によりアモルファスシリコン膜７を形成し、これにフ
ォトレジストマスクを施してパターニングし、次にスパ
タ法によりＣｒを成膜後、パターニングしてソース電極
３及びドレイン電極４を形成し、最後にＣＶＤ法により
ＳｉＮ膜を成膜しこれをパターニングすることにより保
護膜８を形成し、本願の薄膜トランジスタ基板が形成さ
れる。図４ｂにおいて、この実施例ではアモルファスシ
リコン膜を用いたＴＦＴの場合について説明したが、半
導体膜を高移動度が得られるポリシリコン膜であっても
よい。
す。図３ａに示すようにガラス基板１上にＣＶＤ法によ
り絶縁膜のＳｉＮｘ膜１２を形成する。次に図３ｂに示
すように画素電極５の周囲の上記ＳｉＮｘ膜１２をＲＩ
Ｅ（反応性イオンエッチング）法により溝１３を形成す
る。ここでは溝を平坦で表面粗さの小さいＳｉＮ膜上に
形成したが図４ｃに示すようにガラス基板１上に直接形
成したり、或いは図４ｄに示すように溝を薄いＳｉＮ膜
等を突ぬけて形成してもよい。次に図３ｃに示すように
上記絶縁膜１２上にスパタ法によりＩＴＯ膜を膜厚０．
１μｍ形成した後、ウェットエッチング法でパターニン
グし画素電極５を形成する。次に図３ｃに示すようにス
パッタ法によりＣｒ膜を成膜しこれにフォトレジストマ
スクを施しパターニングしてゲート電極２及びゲート配
線を形成する。次に図３ｄに示すように、この上にＣＶ
Ｄ法によりＳｉＮｘを形成し、これを図４ａに示すよう
にフォトレジストマスクを施してパターニングし、同時
にコンタクトホール１０を形成する。次に図４ｂに示す
ようにゲート電極２の真上のゲート絶縁膜６上にＣＶＤ
法によりアモルファスシリコン膜７を形成し、これにフ
ォトレジストマスクを施してパターニングし、次にスパ
タ法によりＣｒを成膜後、パターニングしてソース電極
３及びドレイン電極４を形成し、最後にＣＶＤ法により
ＳｉＮ膜を成膜しこれをパターニングすることにより保
護膜８を形成し、本願の薄膜トランジスタ基板が形成さ
れる。図４ｂにおいて、この実施例ではアモルファスシ
リコン膜を用いたＴＦＴの場合について説明したが、半
導体膜を高移動度が得られるポリシリコン膜であっても
よい。
【００１０】上記実施例１の構造の作用を次に示す。画
素電極５の周りの絶縁膜１２上に溝１３が設けられてお
り、図８ａに示すようなスパタ法で形成されたＩＴＯ膜
のパターニングの際のエッチング不良によりＩＴＯ膜が
溝１３より外側にはみ出した場合でもＩＴＯ膜を画素電
極の形状にパターニング後の残留膜は非常に薄くなって
おり図８ｂに示すように溝の段差部において容易に段切
れを生ずる。
素電極５の周りの絶縁膜１２上に溝１３が設けられてお
り、図８ａに示すようなスパタ法で形成されたＩＴＯ膜
のパターニングの際のエッチング不良によりＩＴＯ膜が
溝１３より外側にはみ出した場合でもＩＴＯ膜を画素電
極の形状にパターニング後の残留膜は非常に薄くなって
おり図８ｂに示すように溝の段差部において容易に段切
れを生ずる。
【００１１】よって、第１の発明の溝を画素電極の周辺
を囲んで形成することにより、画素電極５と隣接パター
ンとの短絡を防止することができる。
を囲んで形成することにより、画素電極５と隣接パター
ンとの短絡を防止することができる。
【００１２】実施例２．第２の発明によるＴＦＴ基板
は、図１及び図２に示した絶縁基板１２上の画素電極５
の周辺を囲んで形成された溝１３を断面垂直な形状とし
た事を特徴とする。ここで、断面垂直な溝というのは、
溝の端部の角度が鋭くナイフエッジの役割をはたすもの
を総称し必ずしも溝の上面と溝の壁面との角度が９０゜
でなくてもよい。この断面垂直な溝は、図３９に示した
絶縁膜１２をＲＩＥ（反応性イオンエッチング）法によ
る異方性エッチング技術を用いて形成する。
は、図１及び図２に示した絶縁基板１２上の画素電極５
の周辺を囲んで形成された溝１３を断面垂直な形状とし
た事を特徴とする。ここで、断面垂直な溝というのは、
溝の端部の角度が鋭くナイフエッジの役割をはたすもの
を総称し必ずしも溝の上面と溝の壁面との角度が９０゜
でなくてもよい。この断面垂直な溝は、図３９に示した
絶縁膜１２をＲＩＥ（反応性イオンエッチング）法によ
る異方性エッチング技術を用いて形成する。
【００１３】上記実施例２の構造の作用を次に示す。上
記のように溝１３の端部形状が垂直で鋭角のナイフエッ
ジの形成しているので、ＩＴＯ膜を画素電極５形状にパ
ターニング後の残留膜は非常に薄くなっているので、ナ
イフエッジの働きで図８ｂに示すように溝の段差部にお
いて容易に段切れを生ずる。
記のように溝１３の端部形状が垂直で鋭角のナイフエッ
ジの形成しているので、ＩＴＯ膜を画素電極５形状にパ
ターニング後の残留膜は非常に薄くなっているので、ナ
イフエッジの働きで図８ｂに示すように溝の段差部にお
いて容易に段切れを生ずる。
【００１４】よって第２の発明の断面垂直な溝の構造を
採用することにより画素電極５と隣接パターンとの短絡
を防止することができる。
採用することにより画素電極５と隣接パターンとの短絡
を防止することができる。
【００１５】実施例３．第３の発明によるＴＦＴ基板
は、図２において、ガラス基板１上に膜厚１μｍの絶縁
膜ＳｉＮｘ膜１２が形成されており、上記絶縁膜１２上
にＣｒによる膜厚０．３μｍのゲート電極２と、膜厚
０．１μｍのＩＴＯ膜による画素電極５が形成されてい
る。上記画素電極５の周囲の上記絶縁膜１２にＲＩＥ法
による異方性エッチングにより幅０．５μｍ、深さ０．
５μｍの断面垂直な溝１３が形成されている。
は、図２において、ガラス基板１上に膜厚１μｍの絶縁
膜ＳｉＮｘ膜１２が形成されており、上記絶縁膜１２上
にＣｒによる膜厚０．３μｍのゲート電極２と、膜厚
０．１μｍのＩＴＯ膜による画素電極５が形成されてい
る。上記画素電極５の周囲の上記絶縁膜１２にＲＩＥ法
による異方性エッチングにより幅０．５μｍ、深さ０．
５μｍの断面垂直な溝１３が形成されている。
【００１６】以上の構造をとると溝の端のナイフエッジ
の効果と、溝の深さ方向に作用する膜応力の効果が相乗
してより確実に段切れを促進することができる。溝の深
さは通常のＩＴＯの膜厚が数１００〜１０００オングス
トロームのとき、ＩＴＯの膜厚の３倍以上の深さで、溝
の幅を溝の深さ以下にしたとき段切れを起こすことが実
験的に知られている。
の効果と、溝の深さ方向に作用する膜応力の効果が相乗
してより確実に段切れを促進することができる。溝の深
さは通常のＩＴＯの膜厚が数１００〜１０００オングス
トロームのとき、ＩＴＯの膜厚の３倍以上の深さで、溝
の幅を溝の深さ以下にしたとき段切れを起こすことが実
験的に知られている。
【００１７】以上のような発明２による構造を採用する
ことにより隣接電極との間に短絡のない画素電極を形成
することができる。
ことにより隣接電極との間に短絡のない画素電極を形成
することができる。
【００１８】
【発明の効果】第１の発明により画素電極の周りに設け
た溝により画素電極と隣接電極との短絡を防止できる。
第２の発明により、画素電極の周り設けられた溝の形状
を断面垂直の端部とすることにより、残留画素電極膜を
段切れさせ、隣接電極との短絡を防止できる。第３の発
明に示した溝の形状、寸法を採用することにより、より
確実に短絡防止が可能である。
た溝により画素電極と隣接電極との短絡を防止できる。
第２の発明により、画素電極の周り設けられた溝の形状
を断面垂直の端部とすることにより、残留画素電極膜を
段切れさせ、隣接電極との短絡を防止できる。第３の発
明に示した溝の形状、寸法を採用することにより、より
確実に短絡防止が可能である。
【図１】実施例１の薄膜トランジスタ基板の平面図。
【図２】図１のＸ−Ｘ断面図。
【図３】実施例１の薄膜トランジスタ基板の製造工程
図。
図。
【図４】実施例１の薄膜トランジスタ基板の製造工程
図。
図。
【図５】従来の薄膜トランジスタ基板の構造図。
【図６】従来の薄膜トランジスタ基板の製造工程図。
【図７】従来の薄膜トランジスタ基板における短絡発生
のモードを示す平面図。
のモードを示す平面図。
【図８】従来の基板における短絡の状況を示す断面図と
発明の効果を示す図。
発明の効果を示す図。
【符号の説明】 １ 絶縁基板 ２ ゲート電極 ３ ソース電極 ４ ドレイン電極 ５ 画素電極 ６ ゲート絶縁膜 ７ 半導体層 ８ 保護膜 ９ フォトレジスト １０ コンタクトホール １２ 絶縁層 １３ 溝 Ａ〜Ｅ 短絡箇所
Claims (3)
- 【請求項１】 絶縁基板と、上記絶縁基板上に形成され
た薄膜トランジスタ及び画素電極とを有し、上記画素電
極の周辺を囲むように溝を設けたことを特徴とする薄膜
トランジスタ基板。 - 【請求項２】 絶縁基板と、上記絶縁基板上に形成され
た薄膜トランジスタ及び画素電極とを有し、上記画素電
極の周辺を囲むように断面垂直な溝を設けたことを特徴
とする薄膜トランジスタ基板。 - 【請求項３】 絶縁基板と上記絶縁基板上に形成された
薄膜トランジスタ及び画素電極と、上記画素電極の周囲
を囲むように設けられた断面垂直な溝とを有し、上記溝
の深さを上記画素電極の厚みの３倍以上とし上記溝の幅
を溝の深さ以下とすることを特徴とする薄膜トランジス
タ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2773694A JPH07234419A (ja) | 1994-02-25 | 1994-02-25 | 薄膜トランジスタ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2773694A JPH07234419A (ja) | 1994-02-25 | 1994-02-25 | 薄膜トランジスタ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07234419A true JPH07234419A (ja) | 1995-09-05 |
Family
ID=12229321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2773694A Pending JPH07234419A (ja) | 1994-02-25 | 1994-02-25 | 薄膜トランジスタ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07234419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402702B1 (ko) * | 1999-12-16 | 2003-10-22 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그의 제조 방법 |
-
1994
- 1994-02-25 JP JP2773694A patent/JPH07234419A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402702B1 (ko) * | 1999-12-16 | 2003-10-22 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그의 제조 방법 |
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