JPH0722282B2 - マイクロコンピユ−タ間のデ−タ伝送方法 - Google Patents
マイクロコンピユ−タ間のデ−タ伝送方法Info
- Publication number
- JPH0722282B2 JPH0722282B2 JP57162543A JP16254382A JPH0722282B2 JP H0722282 B2 JPH0722282 B2 JP H0722282B2 JP 57162543 A JP57162543 A JP 57162543A JP 16254382 A JP16254382 A JP 16254382A JP H0722282 B2 JPH0722282 B2 JP H0722282B2
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- Japan
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- cpu
- slave
- master
- master cpu
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ルームエアコンを構成する室外機と室内機あ
るいはビデオテープレコーダを構成する本体とカメラな
どのように相互に距離を隔てて独立した仕事をしなが
ら、双方向にデータの送受を必要とするマイクロコンピ
ュータ間のデータ伝送方法に関するものである。
るいはビデオテープレコーダを構成する本体とカメラな
どのように相互に距離を隔てて独立した仕事をしなが
ら、双方向にデータの送受を必要とするマイクロコンピ
ュータ間のデータ伝送方法に関するものである。
従来例の構成とその問題点 従来、マイクロコンピュータ間のデータ伝送方法は、伝
送データ線とマイクロコンピュータの入出力端子を節約
するため、シリアル伝送の方法が経済的であり、スター
ト・ストップビットを持った調歩同期方式や、転送用ク
ロックを持った２進同期方式などが知られ、これをプロ
グラムで制御したり、専用のLSIや、この目的のための
シフトバッファを持ったマイクロコンピュータが採用さ
れている。
送データ線とマイクロコンピュータの入出力端子を節約
するため、シリアル伝送の方法が経済的であり、スター
ト・ストップビットを持った調歩同期方式や、転送用ク
ロックを持った２進同期方式などが知られ、これをプロ
グラムで制御したり、専用のLSIや、この目的のための
シフトバッファを持ったマイクロコンピュータが採用さ
れている。
ところが、調歩同期方式は、低速のデータ伝送ではもっ
とも一般的なものであるが、スタートビットからストッ
プビットまでの間のデータ転送方向は変えられない。こ
れらをプログラムで制御すると、常にスタートビットの
検出とデータサンプリング時におけるマージンを考慮し
なければならないし、専用のLSIや、シフトバッファを
持ったマイクロコンピュータではハードウェアのコスト
が上昇する。
とも一般的なものであるが、スタートビットからストッ
プビットまでの間のデータ転送方向は変えられない。こ
れらをプログラムで制御すると、常にスタートビットの
検出とデータサンプリング時におけるマージンを考慮し
なければならないし、専用のLSIや、シフトバッファを
持ったマイクロコンピュータではハードウェアのコスト
が上昇する。
発明の目的 本発明は、上記従来の欠点を解消するもので、任意の距
離を隔てて疎結合された２つのマイクロコンピュータ間
の共通データ線を最少化ならしめ、かつ双方向のデータ
受授が可能なようにし、ノイズや、共通データ線の異常
を検出すると、自動的に一定時間後復帰させ、データ転
送の信頼性を向上させることを目的とするものである。
離を隔てて疎結合された２つのマイクロコンピュータ間
の共通データ線を最少化ならしめ、かつ双方向のデータ
受授が可能なようにし、ノイズや、共通データ線の異常
を検出すると、自動的に一定時間後復帰させ、データ転
送の信頼性を向上させることを目的とするものである。
発明の構成 この目的を達成するために本発明は、ベースタイムＴな
どの内部タイマと少なくとも１本のマスク可能な割込み
入力線を持った２個のマイクロコンピュータを１本の共
通データ線で接続し、これらのマスタCPUとスレーブCPU
は同じ長さのベースタイムＴが独立して動いていると
き、ベースタイムＴの３倍以上の周期Ｎ・Ｔでデータの
出力あるいは、Ｎ・Ｔの周期でデータをサンプリングす
るものである。
どの内部タイマと少なくとも１本のマスク可能な割込み
入力線を持った２個のマイクロコンピュータを１本の共
通データ線で接続し、これらのマスタCPUとスレーブCPU
は同じ長さのベースタイムＴが独立して動いていると
き、ベースタイムＴの３倍以上の周期Ｎ・Ｔでデータの
出力あるいは、Ｎ・Ｔの周期でデータをサンプリングす
るものである。
ここでデータ長Ｎ・Ｔのタイミング（例えばマスターCP
U）と他のマイクロコンピュータのＮ・Ｔの周期（例え
ばスレーブCPU）のタイミングは完全一致はしない（少
しずれる）。従って周期Ｎ・Ｔを3T以上にすることによ
りベースタイムＴによるサンプリングはデータが安定し
た領域に少くとも２点存在することになり、入力を２度
読みにすることにより安定した入力データを取れる。
U）と他のマイクロコンピュータのＮ・Ｔの周期（例え
ばスレーブCPU）のタイミングは完全一致はしない（少
しずれる）。従って周期Ｎ・Ｔを3T以上にすることによ
りベースタイムＴによるサンプリングはデータが安定し
た領域に少くとも２点存在することになり、入力を２度
読みにすることにより安定した入力データを取れる。
これにより、１ブロック間で双方向のデータ送信がで
き、しかも、出力データを自分自身で読み返すことによ
り、共通データ線上の異常が検出でき、さらに、データ
ビット長を3T以上に取ることで、データの立上がり、立
下がり時における不確定な領域をはずし、データビット
の中点でサンプリングできるようになる。
き、しかも、出力データを自分自身で読み返すことによ
り、共通データ線上の異常が検出でき、さらに、データ
ビット長を3T以上に取ることで、データの立上がり、立
下がり時における不確定な領域をはずし、データビット
の中点でサンプリングできるようになる。
実施例の説明 以下、本発明の一実施例を添付図面により説明する。
第１図に示すように、マスタCPU6とスレーブCPU5が１本
の共通データ線１で結ばれており、マスタCPU6の割込み
入力端子４は、データ入力ポートに接続されている。
の共通データ線１で結ばれており、マスタCPU6の割込み
入力端子４は、データ入力ポートに接続されている。
データ転送開始のトリガーは、スレーブCPU5が発信し、
第１図において、スレーブCPU5は、内部タイマに同期し
て、マスタCPU6にLOWを出力し、正確に3Tの期間保持す
る。
第１図において、スレーブCPU5は、内部タイマに同期し
て、マスタCPU6にLOWを出力し、正確に3Tの期間保持す
る。
この後スレーブCPU5は3Tのインターバルにて、２ビット
のデータを同様に出力する。マスタCPU6は、割り込み入
力４の波形がLOWになる立下がりで外部割り込みがかか
り、このあと内部ベースタイムＴの２発目のタイミング
2T′後にデータを取り込み、LOWであれば正常な割り込
みとして、データの取り込みシーケンスに入る。
のデータを同様に出力する。マスタCPU6は、割り込み入
力４の波形がLOWになる立下がりで外部割り込みがかか
り、このあと内部ベースタイムＴの２発目のタイミング
2T′後にデータを取り込み、LOWであれば正常な割り込
みとして、データの取り込みシーケンスに入る。
まず、データの取込みシーケンスに入るとマスタCPU6は
割込みを不許可にし、割込みが入力されてから5T′後に
第１データビットを取り、8T′後に第２データビットを
取り込む。
割込みを不許可にし、割込みが入力されてから5T′後に
第１データビットを取り、8T′後に第２データビットを
取り込む。
この後データの転送方向が変わり、11T′後マスタCPU6
は初段のビット目を出力し、14T′後次段のビット目を
出力する。スレーブCPU5は、同様に割込みを発信してか
ら9Tまではデータ出力モード12T後には第１ビット目の
入力、15T後には第２ビット目の入力になり、15T後にウ
ェイト状態になる。
は初段のビット目を出力し、14T′後次段のビット目を
出力する。スレーブCPU5は、同様に割込みを発信してか
ら9Tまではデータ出力モード12T後には第１ビット目の
入力、15T後には第２ビット目の入力になり、15T後にウ
ェイト状態になる。
ここで、Ｔ′は各々のインターバルタイマが独立で動作
していることから、最高Ｔの時間ずれが生じるため、例
えば、2Tとは、Ｔ＜2T′＜2Tを、5T′とは4T＜5T′＜5T
を意味する。
していることから、最高Ｔの時間ずれが生じるため、例
えば、2Tとは、Ｔ＜2T′＜2Tを、5T′とは4T＜5T′＜5T
を意味する。
このように設定することにより、各マイクロコンピュー
タ5,6におけるデータのサンプリングタイミングは、デ
ータビットの1/3〜2/3の位置にくるため、最適な条件に
なる。
タ5,6におけるデータのサンプリングタイミングは、デ
ータビットの1/3〜2/3の位置にくるため、最適な条件に
なる。
データの転送において、スレーブCPU5側はまず自分の準
備が完了した時点で、データバスが3T間Highであること
を確認し、LOWを出力する。
備が完了した時点で、データバスが3T間Highであること
を確認し、LOWを出力する。
次に3Tのインターバルにて２ビットのデータを順番に出
力し、出力ドライバ８から共通データ線上に出力された
出力データをレシーバ７を通じて取り込み、出力した出
力データと一致しているかどうか確認する。例えば、マ
スターCPU6が出力中であったり、データ線上にノイズ、
ショート等の異常があれば、共通データ線上のデータと
出力データが一致しないことがあり、もし、一致してい
なければデータ線の異常か、データが衝突しているかで
あり、ただちに送信を中断し、出力をHighにして、１ブ
ロック期間ウェイトする。この間にマスタCPU6は次の転
送の準備に入る。もし一致しているなら、正常に送信さ
れたものとして次にデータリードモードになり、２ビッ
トのデータを3Tのインターバルにてサンプリングする。
力し、出力ドライバ８から共通データ線上に出力された
出力データをレシーバ７を通じて取り込み、出力した出
力データと一致しているかどうか確認する。例えば、マ
スターCPU6が出力中であったり、データ線上にノイズ、
ショート等の異常があれば、共通データ線上のデータと
出力データが一致しないことがあり、もし、一致してい
なければデータ線の異常か、データが衝突しているかで
あり、ただちに送信を中断し、出力をHighにして、１ブ
ロック期間ウェイトする。この間にマスタCPU6は次の転
送の準備に入る。もし一致しているなら、正常に送信さ
れたものとして次にデータリードモードになり、２ビッ
トのデータを3Tのインターバルにてサンプリングする。
同様に、マスタCPU6は、共通データ線上のデータと出力
したデータと異なっていないことをチェックしている。
もし、出力データに相違があれば、マスタCPU6は送信を
中断し、データ線をHighにして、１ブロックの期間後、
割込みを許可にする。もし、出力データが一致しておれ
ば、２ビット出力後、データ線をHighにして割込みを許
可にする。
したデータと異なっていないことをチェックしている。
もし、出力データに相違があれば、マスタCPU6は送信を
中断し、データ線をHighにして、１ブロックの期間後、
割込みを許可にする。もし、出力データが一致しておれ
ば、２ビット出力後、データ線をHighにして割込みを許
可にする。
このように、出力データを読み返すことにより各CPU5,6
は、データ線の異常を確認し、エラーが発生したなら、
送信を中断して、１ブロックデータの転送時間各CPU5,6
はデータバスを開放してウェイトするようにする。
は、データ線の異常を確認し、エラーが発生したなら、
送信を中断して、１ブロックデータの転送時間各CPU5,6
はデータバスを開放してウェイトするようにする。
ここで１ブロック間とは５ビット構成であれば×3T＝15
T間となる。
T間となる。
発明の効果 上記実施例より明らかなように本発明は、１本の共通デ
ータ線で、双方向のデータ転送ができ、かつデータの誤
り検出ができるため、ハードウェアが簡単になり、また
転送にエッジを使用しないため、対ノイズによる影響が
軽減される優れた効果を奏するものである。
ータ線で、双方向のデータ転送ができ、かつデータの誤
り検出ができるため、ハードウェアが簡単になり、また
転送にエッジを使用しないため、対ノイズによる影響が
軽減される優れた効果を奏するものである。
第１図は本発明の一実施例におけるデータ伝送方法を具
備した伝送回路図、第２図は同データ伝送方法による信
号の処理過程を示すタイミング図である。 １……データ伝送線、2,8……ドライバ、3,7……レシー
バ、４……割込み入力線、５……スレーブCPU、６……
マスタCPU。
備した伝送回路図、第２図は同データ伝送方法による信
号の処理過程を示すタイミング図である。 １……データ伝送線、2,8……ドライバ、3,7……レシー
バ、４……割込み入力線、５……スレーブCPU、６……
マスタCPU。
Claims (1)
- 【請求項１】マスタCPUを有するマスタと定義された第
１のマイクロコンピュータと、スレーブCPUを有するス
レーブと定義された第２のマイクロコンピュータと、前
記各マイクロコンピュータを接続する１本の共通データ
線および１本の共通グランド線を設け、前記スレーブCP
UはベースタイマＴを有し、前記マスタCPUはnT＜（ｎ＋
１）Ｔ′＜（ｎ＋１）Ｔ（ｎは正の整数）に設定された
ベースタイマＴ′を有し、前記スレーブCPUから先にデ
ータ長3T（Ｔは時間）の出力データを送出し、次に前記
マスタCPUがデータ長3T′のデータを送出するものと
し、前記マスタCPUにおいては、前記スレーブCPUより3T
の間送信されるデータ伝送開始信号をその送信後2T′の
タイミングで前記データ伝送開始信号を確認して自らの
割込みをマスクするとともに、前記2T′の後、3T′ごと
に前記スレーブCPUから送出される前記出力データを取
込み、前記スレーブCPUからの最後の出力データ取込み
タイミングの後3T′ごとに前記マスタCPUからデータ長3
T′のデータを送出し、前記スレーブCPUが前記最後の出
力データ送出終了後、3Tごとに前記マスタCPUから送出
される前記データを取込むこととしたマイクロコンピュ
ータ間のデータ伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162543A JPH0722282B2 (ja) | 1982-09-17 | 1982-09-17 | マイクロコンピユ−タ間のデ−タ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162543A JPH0722282B2 (ja) | 1982-09-17 | 1982-09-17 | マイクロコンピユ−タ間のデ−タ伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951641A JPS5951641A (ja) | 1984-03-26 |
| JPH0722282B2 true JPH0722282B2 (ja) | 1995-03-08 |
Family
ID=15756597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57162543A Expired - Lifetime JPH0722282B2 (ja) | 1982-09-17 | 1982-09-17 | マイクロコンピユ−タ間のデ−タ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722282B2 (ja) |
-
1982
- 1982-09-17 JP JP57162543A patent/JPH0722282B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5951641A (ja) | 1984-03-26 |
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