JPH07221549A - 発振用集積回路および発振回路 - Google Patents
発振用集積回路および発振回路Info
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- JPH07221549A JPH07221549A JP6009601A JP960194A JPH07221549A JP H07221549 A JPH07221549 A JP H07221549A JP 6009601 A JP6009601 A JP 6009601A JP 960194 A JP960194 A JP 960194A JP H07221549 A JPH07221549 A JP H07221549A
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- Japan
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- oscillation
- cmos inverter
- mos transistor
- mos
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Abstract
(57)【要約】
【目的】 回路面積を増加させることなく、静電気に対
する耐久性に優れた発振用集積回路および発振回路を提
供することにある。 【構成】 ＣＭＯＳインバータ１の入出力端子間に水晶
振動子２を外付けしてあり、ＭＯＳトランジスタ３ｎ、
３ｐからなる帰還抵抗をＣＭＯＳインバータ１の入出力
端子間に接続してある。ＭＯＳトランジスタ３ｎ、３ｐ
のゲートはそれぞれＭＯＳトランジスタ４ｐ、４ｎを介
して所望の電位に保持されているため、水晶振動子２を
接続するための外部端子ＸＴ、ＸＴＢより静電気が侵入
した際、ＭＯＳトランジスタ３ｎ、３ｐのゲートに印加
される過電圧はＭＯＳトランジスタ４ｐ、４ｎを介して
軽減され、ゲート破壊を避けることができる。
する耐久性に優れた発振用集積回路および発振回路を提
供することにある。 【構成】 ＣＭＯＳインバータ１の入出力端子間に水晶
振動子２を外付けしてあり、ＭＯＳトランジスタ３ｎ、
３ｐからなる帰還抵抗をＣＭＯＳインバータ１の入出力
端子間に接続してある。ＭＯＳトランジスタ３ｎ、３ｐ
のゲートはそれぞれＭＯＳトランジスタ４ｐ、４ｎを介
して所望の電位に保持されているため、水晶振動子２を
接続するための外部端子ＸＴ、ＸＴＢより静電気が侵入
した際、ＭＯＳトランジスタ３ｎ、３ｐのゲートに印加
される過電圧はＭＯＳトランジスタ４ｐ、４ｎを介して
軽減され、ゲート破壊を避けることができる。
Description
【０００１】
【産業上の利用分野】本発明は発振用集積回路および発
振回路に関するものである。
振回路に関するものである。
【０００２】
【従来の技術】現在、時計などで基準クロック発生源と
して用いられる発振用集積回路では、ＣＭＯＳインバー
タの入出力端子間に水晶振動子等の圧電振動子を接続
し、さらにＣＭＯＳインバータの入出力端子間に帰還抵
抗を接続してある。このようなものにはＭＯＳトランジ
スタにて帰還抵抗を構成したものがあり、例えば、図２
に示すようなものがある。これは入力端子ｉｎ、出力端
子ｏｕｔ間に水晶振動子２１を外付けされたＣＭＯＳイ
ンバータ２２の入出力端子間をＰチャネル型のＭＯＳト
ランジスタ２３ｐおよびＮチャネル型のＭＯＳトランジ
スタ２３ｎを介して接続してある。これらのＭＯＳトラ
ンジスタ２３ｎ、２３ｐのゲートを抵抗ｒを介してそれ
ぞれ、電源端子ＶＤＤ（例えば、＋５ｖ）、電源端子Ｖ
ＳＳ（例えば、０ｖ）に接続してあり、これらはそのオ
ン抵抗により帰還抵抗として作動する。なお同図におい
て、２４は出力バッファであり、ＣＭＯＳインバータ２
２の出力を受けて後段（図示せず。）に発振出力信号を
送る。また、ｘｔ、ｘｔｂは水晶振動子２１を外付けす
るための外部端子である。
して用いられる発振用集積回路では、ＣＭＯＳインバー
タの入出力端子間に水晶振動子等の圧電振動子を接続
し、さらにＣＭＯＳインバータの入出力端子間に帰還抵
抗を接続してある。このようなものにはＭＯＳトランジ
スタにて帰還抵抗を構成したものがあり、例えば、図２
に示すようなものがある。これは入力端子ｉｎ、出力端
子ｏｕｔ間に水晶振動子２１を外付けされたＣＭＯＳイ
ンバータ２２の入出力端子間をＰチャネル型のＭＯＳト
ランジスタ２３ｐおよびＮチャネル型のＭＯＳトランジ
スタ２３ｎを介して接続してある。これらのＭＯＳトラ
ンジスタ２３ｎ、２３ｐのゲートを抵抗ｒを介してそれ
ぞれ、電源端子ＶＤＤ（例えば、＋５ｖ）、電源端子Ｖ
ＳＳ（例えば、０ｖ）に接続してあり、これらはそのオ
ン抵抗により帰還抵抗として作動する。なお同図におい
て、２４は出力バッファであり、ＣＭＯＳインバータ２
２の出力を受けて後段（図示せず。）に発振出力信号を
送る。また、ｘｔ、ｘｔｂは水晶振動子２１を外付けす
るための外部端子である。
【０００３】
【発明が解決しようとする課題】このようなものでは、
ＭＯＳトランジスタ２３ｎ、２３ｐのゲートを抵抗ｒを
介して電源端子に接続している。この抵抗ｒの抵抗値
は、このような発振用集積回路のチップサイズを増加さ
せるため、あまり大きくすることができない。また、水
晶振動子２１をＣＭＯＳインバータ２２に外付けしてい
るため、ＣＭＯＳインバータ２２の入端子ｉｎ、出力端
子ｏｕｔは外部の静電気にさらされる。このため、外部
の静電気によって、例えば、入力端子ｉｎまたは出力端
子ｏｕｔに過電圧が加わると、ＭＯＳトランジスタ２３
ｎまたは２３ｐのゲートが破壊されることが往々にして
あった。
ＭＯＳトランジスタ２３ｎ、２３ｐのゲートを抵抗ｒを
介して電源端子に接続している。この抵抗ｒの抵抗値
は、このような発振用集積回路のチップサイズを増加さ
せるため、あまり大きくすることができない。また、水
晶振動子２１をＣＭＯＳインバータ２２に外付けしてい
るため、ＣＭＯＳインバータ２２の入端子ｉｎ、出力端
子ｏｕｔは外部の静電気にさらされる。このため、外部
の静電気によって、例えば、入力端子ｉｎまたは出力端
子ｏｕｔに過電圧が加わると、ＭＯＳトランジスタ２３
ｎまたは２３ｐのゲートが破壊されることが往々にして
あった。
【０００４】そこで、本発明の目的は、回路面積を増加
させることなく、静電気に対する耐久性に優れた発振用
集積回路および発振回路を提供することにある。
させることなく、静電気に対する耐久性に優れた発振用
集積回路および発振回路を提供することにある。
【０００５】
【課題を解決するための手段】ＣＭＯＳインバータを具
備し、上記ＣＭＯＳインバータの入出力端子間に圧電振
動子を外付けされる発振用集積回路において、上記ＣＭ
ＯＳインバータの入出力端子間にＭＯＳトランジスタか
らなる帰還抵抗を接続するとともに、第２のＭＯＳトラ
ンジスタを介して上記ＭＯＳトランジスタのゲートを特
定の電位に保持する。
備し、上記ＣＭＯＳインバータの入出力端子間に圧電振
動子を外付けされる発振用集積回路において、上記ＣＭ
ＯＳインバータの入出力端子間にＭＯＳトランジスタか
らなる帰還抵抗を接続するとともに、第２のＭＯＳトラ
ンジスタを介して上記ＭＯＳトランジスタのゲートを特
定の電位に保持する。
【０００６】ＣＭＯＳインバータと、上記ＣＭＯＳイン
バータの入力端子と出力端子のそれぞれに負荷容量を接
続するとともに、上記ＣＭＯＳインバータの入出力端子
間に圧電振動子を接続してなる発振回路において、上記
ＣＭＯＳインバータの入出力端子間にＭＯＳトランジス
タからなる帰還抵抗を接続するとともに、第２のＭＯＳ
トランジスタを介して上記ＭＯＳトランジスタのゲート
を特定の電位に保持する。
バータの入力端子と出力端子のそれぞれに負荷容量を接
続するとともに、上記ＣＭＯＳインバータの入出力端子
間に圧電振動子を接続してなる発振回路において、上記
ＣＭＯＳインバータの入出力端子間にＭＯＳトランジス
タからなる帰還抵抗を接続するとともに、第２のＭＯＳ
トランジスタを介して上記ＭＯＳトランジスタのゲート
を特定の電位に保持する。
【０００７】以上により、上記目的を達成する。
【０００８】
【実施例】次に本発明の一実施例について説明する。図
１は本例の構成を示す電気回路図であり、同図におい
て、１はＣＭＯＳインバータであり、このＣＭＯＳイン
バータ１の入力端子ＩＮと出力端子ＯＵＴとの間に外部
端子ＸＴ、ＸＴＢを介して圧電振動子としての水晶振動
子２が外付けされる。また、図示しないが、入力端子Ｉ
Ｎおよび出力端子ＯＵＴには負荷容量としてのコンデン
サが接続される。３ｎ、３ｐはそれぞれＮチャネル型、
Ｐチャネル型のＭＯＳトランジスタである。ＭＯＳトラ
ンジスタ３ｎ、３ｐを介してＣＭＯＳインバータ１の入
力端子ＩＮ、出力端子ＯＵＴ間を接続しており、これら
ＭＯＳトランジスタ３ｎ、３ｐは帰還抵抗３を構成す
る。４ｎ、４ｐはそれぞれＮチャネル型、Ｐチャネル型
のＭＯＳトランジスタであり、これらが第２のＭＯＳト
ランジスタである。ＭＯＳトランジスタ４ｎ、４ｐのド
レインはそれぞれＭＯＳトランジスタ３ｐ、３ｎのゲー
トに接続されており、それらＭＯＳトランジスタ４ｎ、
４ｐのソースはそれぞれ電源端子ＶＳＳ（０ｖ）、ＶＤ
Ｄ（５ｖ）に接続され、ゲートは抵抗Ｒを介してそれぞ
れ電源端子ＶＤＤ、ＶＳＳに接続されている。これらの
ＭＯＳトランジスタ４ｎ、４ｐのゲートに印加される電
圧またはゲート長、ゲート幅等のトランジスタサイズを
適宜に設定することにより、ＭＯＳトランジスタ４ｎ、
４ｐのオン抵抗は所望の値に設定でき、ここでは、従来
の発振用集積回路における帰還抵抗を成すＭＯＳトラン
ジスタのゲートに接続される抵抗（例えば、拡散抵抗等
から構成される。）に比べて大きな値に設定してある。
なお、５は出力バッファであり、ＣＭＯＳインバータ１
の出力を受けて後段（図示せず。）に発振出力信号を送
る。ここで、以上の構成は水晶振動子２を除いて同一の
ＩＣ基板に集積化することとするが、これに限らず、出
力バッファ５を外部に設けたり、上述のコンデンサを外
付けしてもよい。
１は本例の構成を示す電気回路図であり、同図におい
て、１はＣＭＯＳインバータであり、このＣＭＯＳイン
バータ１の入力端子ＩＮと出力端子ＯＵＴとの間に外部
端子ＸＴ、ＸＴＢを介して圧電振動子としての水晶振動
子２が外付けされる。また、図示しないが、入力端子Ｉ
Ｎおよび出力端子ＯＵＴには負荷容量としてのコンデン
サが接続される。３ｎ、３ｐはそれぞれＮチャネル型、
Ｐチャネル型のＭＯＳトランジスタである。ＭＯＳトラ
ンジスタ３ｎ、３ｐを介してＣＭＯＳインバータ１の入
力端子ＩＮ、出力端子ＯＵＴ間を接続しており、これら
ＭＯＳトランジスタ３ｎ、３ｐは帰還抵抗３を構成す
る。４ｎ、４ｐはそれぞれＮチャネル型、Ｐチャネル型
のＭＯＳトランジスタであり、これらが第２のＭＯＳト
ランジスタである。ＭＯＳトランジスタ４ｎ、４ｐのド
レインはそれぞれＭＯＳトランジスタ３ｐ、３ｎのゲー
トに接続されており、それらＭＯＳトランジスタ４ｎ、
４ｐのソースはそれぞれ電源端子ＶＳＳ（０ｖ）、ＶＤ
Ｄ（５ｖ）に接続され、ゲートは抵抗Ｒを介してそれぞ
れ電源端子ＶＤＤ、ＶＳＳに接続されている。これらの
ＭＯＳトランジスタ４ｎ、４ｐのゲートに印加される電
圧またはゲート長、ゲート幅等のトランジスタサイズを
適宜に設定することにより、ＭＯＳトランジスタ４ｎ、
４ｐのオン抵抗は所望の値に設定でき、ここでは、従来
の発振用集積回路における帰還抵抗を成すＭＯＳトラン
ジスタのゲートに接続される抵抗（例えば、拡散抵抗等
から構成される。）に比べて大きな値に設定してある。
なお、５は出力バッファであり、ＣＭＯＳインバータ１
の出力を受けて後段（図示せず。）に発振出力信号を送
る。ここで、以上の構成は水晶振動子２を除いて同一の
ＩＣ基板に集積化することとするが、これに限らず、出
力バッファ５を外部に設けたり、上述のコンデンサを外
付けしてもよい。
【０００９】次に、以上のように構成される本例の動作
について述べる。
について述べる。
【００１０】まず、ＭＯＳトランジスタ４ｎ、４ｐのゲ
ートを抵抗Ｒを介してそれぞれ電源端子ＶＤＤ、ＶＳＳ
に接続すると、ＭＯＳトランジスタ３ｎはゲートをＭＯ
Ｓトランジスタ４ｐを介して電源端子ＶＤＤに接続され
ることによりオンとなり、同様にＭＯＳトランジスタ３
ｐはゲートをＭＯＳトランジスタ４ｎを介して電源端子
ＶＳＳに接続されることによりてオンとなる。これによ
り、ＭＯＳトランジスタ３ｎ、３ｐはＣＭＯＳインバー
タの入出力端子間を接続し、そのオン抵抗により帰還抵
抗として動作する。本例は従来のものと同様に発振動作
を行い、出力バッファ５から発振出力信号を発生する。
ートを抵抗Ｒを介してそれぞれ電源端子ＶＤＤ、ＶＳＳ
に接続すると、ＭＯＳトランジスタ３ｎはゲートをＭＯ
Ｓトランジスタ４ｐを介して電源端子ＶＤＤに接続され
ることによりオンとなり、同様にＭＯＳトランジスタ３
ｐはゲートをＭＯＳトランジスタ４ｎを介して電源端子
ＶＳＳに接続されることによりてオンとなる。これによ
り、ＭＯＳトランジスタ３ｎ、３ｐはＣＭＯＳインバー
タの入出力端子間を接続し、そのオン抵抗により帰還抵
抗として動作する。本例は従来のものと同様に発振動作
を行い、出力バッファ５から発振出力信号を発生する。
【００１１】ここで、例えば、静電気等により、外部端
子ＸＴに高電圧が印加されると、入力端子ＩＮからＭＯ
Ｓトランジスタ３ｎのゲートおよびＭＯＳトランジスタ
４ｐのドレイン、ソースを介して電源端子ＶＤＤ側に過
電圧が加わる。このとき、ＭＯＳトランジスタ３ｎのゲ
ートに印加される過電圧はＭＯＳトランジスタ４ｐのオ
ン抵抗により軽減され、ＭＯＳトランジスタ３ｎのゲー
ト破壊を避けることができる。また、ＭＯＳトランジス
タ３ｐについても同様であり、ＭＯＳトランジスタ３ｐ
のゲート印加される過電圧はＭＯＳトランジスタ４ｎの
オン抵抗により軽減され、ゲート破壊を避けることがで
きる。
子ＸＴに高電圧が印加されると、入力端子ＩＮからＭＯ
Ｓトランジスタ３ｎのゲートおよびＭＯＳトランジスタ
４ｐのドレイン、ソースを介して電源端子ＶＤＤ側に過
電圧が加わる。このとき、ＭＯＳトランジスタ３ｎのゲ
ートに印加される過電圧はＭＯＳトランジスタ４ｐのオ
ン抵抗により軽減され、ＭＯＳトランジスタ３ｎのゲー
ト破壊を避けることができる。また、ＭＯＳトランジス
タ３ｐについても同様であり、ＭＯＳトランジスタ３ｐ
のゲート印加される過電圧はＭＯＳトランジスタ４ｎの
オン抵抗により軽減され、ゲート破壊を避けることがで
きる。
【００１２】上述したように、ＭＯＳトランジスタ４
ｎ、４ｐのトランジスタサイズを適宜に設定すれば、Ｍ
ＯＳトランジスタ４ｎ、４ｐはオン抵抗を所望の値に設
定できる。しかも本例を集積化した際、これらＭＯＳト
ランジスタ４ｎ、４ｐは、通常の導電層からなる抵抗に
比べ小さい占有面積で高い抵抗値が得られる。すなわ
ち、上述のゲート破壊を避けるために従来のもののよう
に、帰還抵抗を構成するＭＯＳトランジスタのゲートと
電源端子との間に接続される抵抗のサイズを増加させる
ことなく適当な抵抗値が得られ、ひいてはチップサイズ
の増加を抑えることができる。
ｎ、４ｐのトランジスタサイズを適宜に設定すれば、Ｍ
ＯＳトランジスタ４ｎ、４ｐはオン抵抗を所望の値に設
定できる。しかも本例を集積化した際、これらＭＯＳト
ランジスタ４ｎ、４ｐは、通常の導電層からなる抵抗に
比べ小さい占有面積で高い抵抗値が得られる。すなわ
ち、上述のゲート破壊を避けるために従来のもののよう
に、帰還抵抗を構成するＭＯＳトランジスタのゲートと
電源端子との間に接続される抵抗のサイズを増加させる
ことなく適当な抵抗値が得られ、ひいてはチップサイズ
の増加を抑えることができる。
【００１３】また上記一実施例のようにＭＯＳトランジ
スタ３ｎ、３ｐの２つのＭＯＳトランジスタにより帰還
抵抗を構成するのに限らず、ＭＯＳトランジスタ３ｎ、
３ｐの内いずれか一方のみを設け、これにより帰還抵抗
を構成することとしても良い。
スタ３ｎ、３ｐの２つのＭＯＳトランジスタにより帰還
抵抗を構成するのに限らず、ＭＯＳトランジスタ３ｎ、
３ｐの内いずれか一方のみを設け、これにより帰還抵抗
を構成することとしても良い。
【００１４】また、上記一実施例では、圧電振動子とし
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3系等のセラ
ミック振動子を用いてもよい。
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3系等のセラ
ミック振動子を用いてもよい。
【００１５】
【発明の効果】本発明によれば、回路面積を増加させる
ことなく、静電気に対する耐久性に優れた発振用集積回
路および発振回路を提供することが可能となる。
ことなく、静電気に対する耐久性に優れた発振用集積回
路および発振回路を提供することが可能となる。
【図１】本発明の一実施例の構成を示す電気回路図。
【図２】従来の技術の構成を示す電気回路図。
１ ＣＭＯＳインバータ ２ 水晶振動子 ３ 帰還抵抗 ３ｎ、３ｐ ＭＯＳトランジスタ ４ｎ、４ｐ ＭＯＳトランジスタ（第２のＭＯＳトラン
ジスタ）
ジスタ）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月２８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
Claims (2)
- 【請求項１】 ＣＭＯＳインバータを具備し、上記ＣＭ
ＯＳインバータの入出力端子間に圧電振動子を外付けさ
れる発振用集積回路において、 上記ＣＭＯＳインバータの入出力端子間にＭＯＳトラン
ジスタからなる帰還抵抗を接続してあり、第２のＭＯＳ
トランジスタを介して上記ＭＯＳトランジスタのゲート
を特定の電位に保持することを特徴とする発振用集積回
路。 - 【請求項２】 ＣＭＯＳインバータと、上記ＣＭＯＳイ
ンバータの入力端子と出力端子のそれぞれに負荷容量を
接続するとともに、上記ＣＭＯＳインバータの入出力端
子間に圧電振動子を接続してなる発振回路において、 上記ＣＭＯＳインバータの入出力端子間にＭＯＳトラン
ジスタからなる帰還抵抗を接続してあり、第２のＭＯＳ
トランジスタを介して上記ＭＯＳトランジスタのゲート
を特定の電位に保持することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009601A JP2969419B2 (ja) | 1994-01-31 | 1994-01-31 | 発振用集積回路および発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009601A JP2969419B2 (ja) | 1994-01-31 | 1994-01-31 | 発振用集積回路および発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221549A true JPH07221549A (ja) | 1995-08-18 |
| JP2969419B2 JP2969419B2 (ja) | 1999-11-02 |
Family
ID=11724841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009601A Expired - Fee Related JP2969419B2 (ja) | 1994-01-31 | 1994-01-31 | 発振用集積回路および発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969419B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154350B2 (en) | 2002-09-11 | 2006-12-26 | Seiko Epson Corporation | Semiconductor device |
-
1994
- 1994-01-31 JP JP6009601A patent/JP2969419B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154350B2 (en) | 2002-09-11 | 2006-12-26 | Seiko Epson Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2969419B2 (ja) | 1999-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |