JPH07218896A - アクティブマトリックス型液晶表示装置 - Google Patents
アクティブマトリックス型液晶表示装置Info
- Publication number
- JPH07218896A JPH07218896A JP1118594A JP1118594A JPH07218896A JP H07218896 A JPH07218896 A JP H07218896A JP 1118594 A JP1118594 A JP 1118594A JP 1118594 A JP1118594 A JP 1118594A JP H07218896 A JPH07218896 A JP H07218896A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- gate
- display device
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 走査電極ドライバに近い側の液晶表示画素と
遠い側の液晶表示画素におけるゲート信号遅延時間差を
低減することができ、輝度むらの生じ難いアクティブマ
トリックス型液晶表示装置を得る。 【構成】 Ｍ×Ｎ（Ｍ，Ｎは整数）のマトリックス状に
液晶表示画素１３ａ，１３Ｎが配置されており、Ｍ本の
ゲートライン１４ａ〜１４ＭとＮ本のドレインライン１
５ａ〜１５Ｎとの交点にＴＦＴを介して上記液晶表示画
素を接続し、上記ゲートライン１４ａ〜１４Ｍにゲート
信号を与えるゲートドライバ１７の出力端に信号遅延手
段としての抵抗１９ａ〜１９Ｍを接続してなるアクティ
ブマトリックス型液晶表示装置１１。
遠い側の液晶表示画素におけるゲート信号遅延時間差を
低減することができ、輝度むらの生じ難いアクティブマ
トリックス型液晶表示装置を得る。 【構成】 Ｍ×Ｎ（Ｍ，Ｎは整数）のマトリックス状に
液晶表示画素１３ａ，１３Ｎが配置されており、Ｍ本の
ゲートライン１４ａ〜１４ＭとＮ本のドレインライン１
５ａ〜１５Ｎとの交点にＴＦＴを介して上記液晶表示画
素を接続し、上記ゲートライン１４ａ〜１４Ｍにゲート
信号を与えるゲートドライバ１７の出力端に信号遅延手
段としての抵抗１９ａ〜１９Ｍを接続してなるアクティ
ブマトリックス型液晶表示装置１１。
Description
【０００１】
【産業上の利用分野】本発明は、複数の液晶表示画素が
マトリックス状に配置されており、各液晶表示画素にス
イッチング素子としての薄膜トランジスタ（ＴＦＴ）が
接続されたアクティブマトリックス型液晶表示装置に関
し、特に、走査電極ドライバにより走査電極を選択する
ための信号を与える構成が改良されたアクティブマトリ
ックス型液晶表示装置に関する。
マトリックス状に配置されており、各液晶表示画素にス
イッチング素子としての薄膜トランジスタ（ＴＦＴ）が
接続されたアクティブマトリックス型液晶表示装置に関
し、特に、走査電極ドライバにより走査電極を選択する
ための信号を与える構成が改良されたアクティブマトリ
ックス型液晶表示装置に関する。
【０００２】
【従来の技術】図６に、従来のアクティブマトリックス
型液晶表示装置の一例を模式的平面図で示す。アクティ
ブマトリックス型液晶表示装置１は、液晶表示パネル２
を有する。液晶表示パネル２上には、マトリックス状に
液晶表示画素が配置されている。図６では、マトリック
ス状に配置された液晶表示画素のうち、液晶表示画素３
ａ，３Ｎのみが図示されているが、液晶表示画素は、Ｍ
行×Ｎ列（Ｍ，Ｎは整数）のマトリックスを構成するよ
うに配置されている。
型液晶表示装置の一例を模式的平面図で示す。アクティ
ブマトリックス型液晶表示装置１は、液晶表示パネル２
を有する。液晶表示パネル２上には、マトリックス状に
液晶表示画素が配置されている。図６では、マトリック
ス状に配置された液晶表示画素のうち、液晶表示画素３
ａ，３Ｎのみが図示されているが、液晶表示画素は、Ｍ
行×Ｎ列（Ｍ，Ｎは整数）のマトリックスを構成するよ
うに配置されている。
【０００３】また、液晶表示装置１では、液晶表示画素
の数に応じて、Ｍ本の走査電極すなわちゲートライン４
ａ，４ｂ…４Ｍと、Ｎ本のデータ電極すなわちドレイン
ライン５ａ，５ｂ…５Ｎとが直交するように配置されて
いる。ゲートライン４ａ〜４Ｍと、ドレインライン５ａ
〜５Ｎとの交点にそれぞれ、スイッチング素子としての
ＴＦＴが接続されている。図６では、ＴＦＴ６ａ，６Ｎ
に、各液晶表示画素３ａ，３Ｎが接続されている。
の数に応じて、Ｍ本の走査電極すなわちゲートライン４
ａ，４ｂ…４Ｍと、Ｎ本のデータ電極すなわちドレイン
ライン５ａ，５ｂ…５Ｎとが直交するように配置されて
いる。ゲートライン４ａ〜４Ｍと、ドレインライン５ａ
〜５Ｎとの交点にそれぞれ、スイッチング素子としての
ＴＦＴが接続されている。図６では、ＴＦＴ６ａ，６Ｎ
に、各液晶表示画素３ａ，３Ｎが接続されている。
【０００４】なお、７はゲートドライバを示し、ゲート
ライン４ａ〜４Ｍのうち、一のゲートラインを選択する
ためのゲート信号を与える。また、８はドレインドライ
バを示し、液晶表示画素３ａ〜３Ｎに書き込まれる画素
電圧（ビデオ信号）をドレインライン５ａ〜５Ｎに与え
る。
ライン４ａ〜４Ｍのうち、一のゲートラインを選択する
ためのゲート信号を与える。また、８はドレインドライ
バを示し、液晶表示画素３ａ〜３Ｎに書き込まれる画素
電圧（ビデオ信号）をドレインライン５ａ〜５Ｎに与え
る。
【０００５】なお、図６では、パネル２の外部にゲート
ドライバ７及びドレインドライバ８が構成されているよ
うに図示されているが、ゲートドライバ７及びドレイン
ドライバ８は、パネル２上に形成されている場合もあ
り、また図示のようにパネル外に構成されており、ゲー
トライン４ａ〜４Ｍ及びドレインライン５ａ〜５Ｎと接
続されている場合もある。また、上述したゲートライン
４ａ〜４Ｍ及びドレインライン５ａ〜５Ｎは、通常、金
属薄膜や半導体薄膜により構成されている。
ドライバ７及びドレインドライバ８が構成されているよ
うに図示されているが、ゲートドライバ７及びドレイン
ドライバ８は、パネル２上に形成されている場合もあ
り、また図示のようにパネル外に構成されており、ゲー
トライン４ａ〜４Ｍ及びドレインライン５ａ〜５Ｎと接
続されている場合もある。また、上述したゲートライン
４ａ〜４Ｍ及びドレインライン５ａ〜５Ｎは、通常、金
属薄膜や半導体薄膜により構成されている。
【０００６】
【発明が解決しようとする課題】上記のように、ゲート
ライン４ａ〜４Ｍは、通常、金属薄膜や半導体薄膜より
なる配線で構成されているため、ゲートライン４ａ〜４
Ｍ自体がある程度の抵抗値を有する。従って、例えばゲ
ートライン４ａに接続されているＴＦＴ６ａ〜６Ｎをオ
ン状態とするためにゲートドライバ７からゲートライン
４ａに所定の電圧のゲート信号が与えられた場合、ゲー
トドライバ７に近い側のＴＦＴ６ａとゲートドライバ７
から最も離れた位置のＴＦＴ６Ｎとでは、ゲート信号の
供給される時間が異なることになる。
ライン４ａ〜４Ｍは、通常、金属薄膜や半導体薄膜より
なる配線で構成されているため、ゲートライン４ａ〜４
Ｍ自体がある程度の抵抗値を有する。従って、例えばゲ
ートライン４ａに接続されているＴＦＴ６ａ〜６Ｎをオ
ン状態とするためにゲートドライバ７からゲートライン
４ａに所定の電圧のゲート信号が与えられた場合、ゲー
トドライバ７に近い側のＴＦＴ６ａとゲートドライバ７
から最も離れた位置のＴＦＴ６Ｎとでは、ゲート信号の
供給される時間が異なることになる。
【０００７】すなわち、液晶表示画素３ａに接続された
ＴＦＴ６ａに比べて、ある程度の時間遅れて、液晶表示
画素３Ｎに接続されたＴＦＴ６Ｎにゲート信号が与えら
れることになり、ゲートドライバ７に近い側の画素とゲ
ートドライバ７から離れた位置の画素とでは、ゲート信
号遅延時間が異なることになる。
ＴＦＴ６ａに比べて、ある程度の時間遅れて、液晶表示
画素３Ｎに接続されたＴＦＴ６Ｎにゲート信号が与えら
れることになり、ゲートドライバ７に近い側の画素とゲ
ートドライバ７から離れた位置の画素とでは、ゲート信
号遅延時間が異なることになる。
【０００８】他方、液晶表示画素に書き込まれる画素電
圧Ｖｐは、ＴＦＴの寄生容量の影響により、ゲート信号
が立ち下がる際に電圧降下を生じる（図７参照）。上記
画素電圧降下量ΔＶｐは、図８に示すように、画素電圧
Ｖｐの大きさと、上記ゲート信号遅延時間の大きさに依
存する。いま、ゲートドライバ７に近い側の液晶表示画
素３ａと、遠い側の液晶表示画素３Ｎとにおけるゲート
信号遅延時間の差がΔｔｄ1 （図８）であるとする。こ
の場合、液晶表示画素３ａと、遠い側の液晶表示画素３
Ｎとでは、特に画素電圧が負極性の場合、上記画素電圧
降下量の差が大きくなることになる。従って、該画素電
圧降下量の差に応じて両者の画素電圧に大きな差が生じ
る。その結果、液晶表示パネルにおける表示に輝度勾配
が生じ、表示品位が低下するという欠点があった。
圧Ｖｐは、ＴＦＴの寄生容量の影響により、ゲート信号
が立ち下がる際に電圧降下を生じる（図７参照）。上記
画素電圧降下量ΔＶｐは、図８に示すように、画素電圧
Ｖｐの大きさと、上記ゲート信号遅延時間の大きさに依
存する。いま、ゲートドライバ７に近い側の液晶表示画
素３ａと、遠い側の液晶表示画素３Ｎとにおけるゲート
信号遅延時間の差がΔｔｄ1 （図８）であるとする。こ
の場合、液晶表示画素３ａと、遠い側の液晶表示画素３
Ｎとでは、特に画素電圧が負極性の場合、上記画素電圧
降下量の差が大きくなることになる。従って、該画素電
圧降下量の差に応じて両者の画素電圧に大きな差が生じ
る。その結果、液晶表示パネルにおける表示に輝度勾配
が生じ、表示品位が低下するという欠点があった。
【０００９】本発明の目的は、上述した従来の欠点を解
消し、ゲートドライバに近い側の液晶表示画素と遠い側
の液晶表示画素とにおけるゲート信号遅延時間の差を低
減することができ、従って輝度勾配が生じ難い、表示品
位に優れたアクティブマトリックス型液晶表示装置を提
供することにある。
消し、ゲートドライバに近い側の液晶表示画素と遠い側
の液晶表示画素とにおけるゲート信号遅延時間の差を低
減することができ、従って輝度勾配が生じ難い、表示品
位に優れたアクティブマトリックス型液晶表示装置を提
供することにある。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、複数本の走査電極と、前記複数本の走査電極に交差
するように配置された複数本のデータ電極と、前記走査
電極とデータ電極との交点に接続された薄膜トランジス
タと、前記各薄膜トランジスタに接続された液晶表示画
素と、前記走査電極を選択するために、複数本の走査電
極の少なくとも一端側に接続された走査電極ドライバと
を備えるアクティブマトリックス型液晶表示装置におい
て、前記走査電極ドライバの出力端に、前記走査電極に
与える走査電極選択信号を遅延させるための信号遅延手
段が接続されていることを特徴とする、アクティブマト
リックス型液晶表示装置である。
は、複数本の走査電極と、前記複数本の走査電極に交差
するように配置された複数本のデータ電極と、前記走査
電極とデータ電極との交点に接続された薄膜トランジス
タと、前記各薄膜トランジスタに接続された液晶表示画
素と、前記走査電極を選択するために、複数本の走査電
極の少なくとも一端側に接続された走査電極ドライバと
を備えるアクティブマトリックス型液晶表示装置におい
て、前記走査電極ドライバの出力端に、前記走査電極に
与える走査電極選択信号を遅延させるための信号遅延手
段が接続されていることを特徴とする、アクティブマト
リックス型液晶表示装置である。
【００１１】なお、走査電極ドライバは、複数本の走査
線の少なくとも一端側に接続されているが、これは、一
端側にのみ接続されている構成及び両端に接続されてい
る構成の双方を含むものであることを意味する。
線の少なくとも一端側に接続されているが、これは、一
端側にのみ接続されている構成及び両端に接続されてい
る構成の双方を含むものであることを意味する。
【００１２】また、請求項２に記載の発明は、前記複数
本のデータ電極に接続された点順次サンプリング方式の
データ電極ドライバをさらに備え、前記信号遅延手段
が、水平帰線期間内の時間で前記走査電極選択信号を遅
延させるように構成されている。
本のデータ電極に接続された点順次サンプリング方式の
データ電極ドライバをさらに備え、前記信号遅延手段
が、水平帰線期間内の時間で前記走査電極選択信号を遅
延させるように構成されている。
【００１３】請求項３に記載の発明は、前記複数本のデ
ータ電極に接続された線順次サンプリング方式のデータ
電極ドライバをさらに備え、前記信号遅延手段は、一水
平期間からドライバ書き込み禁止期間及び画素充電期間
を除いた期間内の時間で前記走査電極選択信号を遅延さ
せるように構成されている。
ータ電極に接続された線順次サンプリング方式のデータ
電極ドライバをさらに備え、前記信号遅延手段は、一水
平期間からドライバ書き込み禁止期間及び画素充電期間
を除いた期間内の時間で前記走査電極選択信号を遅延さ
せるように構成されている。
【００１４】
【作用】請求項１に記載の発明では、走査電極ドライバ
の出力端に上記信号遅延手段が接続されている。従っ
て、走査電極に与えられる信号が信号遅延手段により遅
延される。その結果、書き込まれる画素電圧の走査電極
選択信号立ち下がり時における画素電圧降下量の各液晶
表示画素間における差が小さくされる。すなわち、本発
明は、図８に示した画素電圧降下量の遅延時間依存性を
考慮し、上記信号遅延手段を走査電極ドライバに接続す
ることにより、画素電圧が負極性の場合の画素電圧降下
量の差を、走査電極ドライバに近い側と遠い側とで小さ
くすることに特徴を有する。
の出力端に上記信号遅延手段が接続されている。従っ
て、走査電極に与えられる信号が信号遅延手段により遅
延される。その結果、書き込まれる画素電圧の走査電極
選択信号立ち下がり時における画素電圧降下量の各液晶
表示画素間における差が小さくされる。すなわち、本発
明は、図８に示した画素電圧降下量の遅延時間依存性を
考慮し、上記信号遅延手段を走査電極ドライバに接続す
ることにより、画素電圧が負極性の場合の画素電圧降下
量の差を、走査電極ドライバに近い側と遠い側とで小さ
くすることに特徴を有する。
【００１５】また、請求項２に記載の発明では、データ
電極ドライバのサンプリング方式が点順次サンプリング
方式とされているが、上記信号遅延手段による信号遅延
時間が、水平帰線期間内の時間で選択されているため、
サンプリング及び画素への書き込みに影響を与えること
なく走査電極ドライバに近い側の液晶表示画素と遠い側
の液晶表示画素との間の画素電圧降下量の差を低減する
ことができる。
電極ドライバのサンプリング方式が点順次サンプリング
方式とされているが、上記信号遅延手段による信号遅延
時間が、水平帰線期間内の時間で選択されているため、
サンプリング及び画素への書き込みに影響を与えること
なく走査電極ドライバに近い側の液晶表示画素と遠い側
の液晶表示画素との間の画素電圧降下量の差を低減する
ことができる。
【００１６】同様に、請求項３に記載の発明では、信号
遅延手段により遅延させる時間が、水平期間からドライ
バ書き込み禁止期間及び画素充電期間を除いた期間内の
時間に設定されているため、線順次サンプリング方式に
よるデータ電極ドライバの駆動に影響を与えることな
く、走査電極ドライバに近い側の液晶表示画素と遠い側
の液晶表示画素との画素電圧降下量の差を低減すること
ができ、表示品位を高めることができる。
遅延手段により遅延させる時間が、水平期間からドライ
バ書き込み禁止期間及び画素充電期間を除いた期間内の
時間に設定されているため、線順次サンプリング方式に
よるデータ電極ドライバの駆動に影響を与えることな
く、走査電極ドライバに近い側の液晶表示画素と遠い側
の液晶表示画素との画素電圧降下量の差を低減すること
ができ、表示品位を高めることができる。
【００１７】なお、上記信号遅延手段は、例えば抵抗や
コンデンサにより構成される。他方、特公平３−５４４
７５号公報には、マトリックスアレー基板において、ゲ
ートライン及びソースラインの少なくとも一方におい
て、信号入力側に抵抗器を挿入した構成が開示されてい
る。しかしながら、特公平３−５４４７５号公報に開示
されている抵抗器は、単にマトリックスアレー基板上の
回路を保護するために、すなわち静電気耐量を高めるた
めに抵抗器を接続したものに過ぎず、従って、ゲートラ
インだけでなく、ソースラインの信号入力側にも抵抗器
が接続されるものであり、本発明における信号遅延手段
とは全く異なるものであることを指摘しておく。
コンデンサにより構成される。他方、特公平３−５４４
７５号公報には、マトリックスアレー基板において、ゲ
ートライン及びソースラインの少なくとも一方におい
て、信号入力側に抵抗器を挿入した構成が開示されてい
る。しかしながら、特公平３−５４４７５号公報に開示
されている抵抗器は、単にマトリックスアレー基板上の
回路を保護するために、すなわち静電気耐量を高めるた
めに抵抗器を接続したものに過ぎず、従って、ゲートラ
インだけでなく、ソースラインの信号入力側にも抵抗器
が接続されるものであり、本発明における信号遅延手段
とは全く異なるものであることを指摘しておく。
【００１８】
【実施例の説明】図１は、本発明の一実施例に係るアク
ティブマトリックス型液晶表示装置を説明するための模
式的平面図である。アクティブマトリックス型液晶表示
装置１１は、液晶パネル１２を有する。液晶パネル１２
上には、複数の液晶表示画素がＭ行×Ｎ列（Ｍ，Ｎは整
数）のマトリックス状に配置されている。液晶表示画素
のうち、図１では、液晶表示画素１３ａ，１３Ｎのみが
図示されている。
ティブマトリックス型液晶表示装置を説明するための模
式的平面図である。アクティブマトリックス型液晶表示
装置１１は、液晶パネル１２を有する。液晶パネル１２
上には、複数の液晶表示画素がＭ行×Ｎ列（Ｍ，Ｎは整
数）のマトリックス状に配置されている。液晶表示画素
のうち、図１では、液晶表示画素１３ａ，１３Ｎのみが
図示されている。
【００１９】また、上記Ｍ行×Ｎ列のマトリックスに対
応して、Ｍ本の走査電極すなわちゲートライン１４ａ，
１４ｂ…１４Ｍが配置されている。ゲートライン１４
ａ，１４ｂ…１４Ｍに交差するように、Ｎ本のデータ電
極すなわちドレインライン１５ａ，１５ｂ…１５Ｎが配
置されている。ゲートライン１４ａ〜１４Ｍと、ドレイ
ンライン１５ａ〜１５Ｎとの交点に、それぞれ、スイッ
チング素子としてのＴＦＴが接続されている。図１で
は、ゲートライン１４ａとドレインライン１５ａとの交
点に接続されたＴＦＴ１６ａ及びゲートライン１４ａと
ドレインライン１５Ｎとの交点に接続されたＴＦＴ１６
Ｎのみが図示されている。
応して、Ｍ本の走査電極すなわちゲートライン１４ａ，
１４ｂ…１４Ｍが配置されている。ゲートライン１４
ａ，１４ｂ…１４Ｍに交差するように、Ｎ本のデータ電
極すなわちドレインライン１５ａ，１５ｂ…１５Ｎが配
置されている。ゲートライン１４ａ〜１４Ｍと、ドレイ
ンライン１５ａ〜１５Ｎとの交点に、それぞれ、スイッ
チング素子としてのＴＦＴが接続されている。図１で
は、ゲートライン１４ａとドレインライン１５ａとの交
点に接続されたＴＦＴ１６ａ及びゲートライン１４ａと
ドレインライン１５Ｎとの交点に接続されたＴＦＴ１６
Ｎのみが図示されている。
【００２０】上記液晶表示画素１３ａ，１３Ｎは、それ
ぞれ、ＴＦＴ１６ａ，１６Ｎを介してゲートライン１４
ａとドレインライン１５ａ，１５Ｎとの交点に接続され
ている。
ぞれ、ＴＦＴ１６ａ，１６Ｎを介してゲートライン１４
ａとドレインライン１５ａ，１５Ｎとの交点に接続され
ている。
【００２１】１７はゲートドライバを示し、ゲートライ
ン１４ａ〜１４Ｍに接続されたＴＦＴをオン状態とする
ためのゲート信号を、ゲートライン１４ａ〜１４Ｍに与
える。また、１８はドレインドライバを示し、オン状態
のＴＦＴに画素電圧（ビデオ信号）を与え、液晶表示画
素にビデオ信号を書き込むために設けられている。
ン１４ａ〜１４Ｍに接続されたＴＦＴをオン状態とする
ためのゲート信号を、ゲートライン１４ａ〜１４Ｍに与
える。また、１８はドレインドライバを示し、オン状態
のＴＦＴに画素電圧（ビデオ信号）を与え、液晶表示画
素にビデオ信号を書き込むために設けられている。
【００２２】ここまでは、図６に示した従来のアクティ
ブマトリックス型液晶表示装置１と同様である。本実施
例の特徴は、上記ゲートドライバ１７の出力端に、信号
遅延手段としての抵抗１９ａ，１９ｂ…１９Ｍが接続さ
れていることにある。すなわち、抵抗１９ａ〜１９Ｍ
は、それぞれ、ゲートドライバ１７とゲートライン１４
ａ〜１４Ｍとの間に接続されている。
ブマトリックス型液晶表示装置１と同様である。本実施
例の特徴は、上記ゲートドライバ１７の出力端に、信号
遅延手段としての抵抗１９ａ，１９ｂ…１９Ｍが接続さ
れていることにある。すなわち、抵抗１９ａ〜１９Ｍ
は、それぞれ、ゲートドライバ１７とゲートライン１４
ａ〜１４Ｍとの間に接続されている。
【００２３】本実施例のアクティブマトリックス型液晶
表示装置１１では、上記抵抗１９ａ〜１９Ｍがゲートド
ライバ１７の出力端に接続されているため、ゲートライ
ン１４ａ〜１４Ｍに与えられるゲート信号が抵抗１９ａ
〜１９Ｍの抵抗分により遅延される。その結果、後程詳
細に説明するように、ゲートドライバ１７に近接してい
る側の液晶表示画素、例えば液晶表示画素１３ａにおけ
るゲート信号立ち下がり時の画素電圧降下量と、ゲート
ドライバ１７から最も遠い側に配置された液晶表示画
素、例えば液晶表示画素１３Ｎにおけるゲート信号立ち
下がり時の画素電圧降下量との差が低減される。
表示装置１１では、上記抵抗１９ａ〜１９Ｍがゲートド
ライバ１７の出力端に接続されているため、ゲートライ
ン１４ａ〜１４Ｍに与えられるゲート信号が抵抗１９ａ
〜１９Ｍの抵抗分により遅延される。その結果、後程詳
細に説明するように、ゲートドライバ１７に近接してい
る側の液晶表示画素、例えば液晶表示画素１３ａにおけ
るゲート信号立ち下がり時の画素電圧降下量と、ゲート
ドライバ１７から最も遠い側に配置された液晶表示画
素、例えば液晶表示画素１３Ｎにおけるゲート信号立ち
下がり時の画素電圧降下量との差が低減される。
【００２４】図２は、本実施例の液晶表示装置１１にお
ける上記抵抗１９ａ〜１９Ｍの作用を説明するための図
であり、横軸が遅延時間ｔｄを、縦軸が画素電圧降下量
ΔＶｐを示す。
ける上記抵抗１９ａ〜１９Ｍの作用を説明するための図
であり、横軸が遅延時間ｔｄを、縦軸が画素電圧降下量
ΔＶｐを示す。
【００２５】図２において、実線Ａは、画素電圧が正の
場合の画素電圧降下量ΔＶｐの遅延時間依存性を示し、
破線Ｂは、画素電圧が負の場合の画素電圧降下量ΔＶｐ
の遅延時間依存性を示す。
場合の画素電圧降下量ΔＶｐの遅延時間依存性を示し、
破線Ｂは、画素電圧が負の場合の画素電圧降下量ΔＶｐ
の遅延時間依存性を示す。
【００２６】図２から明らかなように、画素電圧が負の
場合、画素電圧降下量ΔＶｐは、遅延時間によって大き
く変化する。すなわち、遅延時間がある程度の値となる
まで、画素電圧降下量ΔＶｐが急激に減少し、ある点を
超えたあたりから画素電圧降下量ΔＶｐの変動が小さく
なる。
場合、画素電圧降下量ΔＶｐは、遅延時間によって大き
く変化する。すなわち、遅延時間がある程度の値となる
まで、画素電圧降下量ΔＶｐが急激に減少し、ある点を
超えたあたりから画素電圧降下量ΔＶｐの変動が小さく
なる。
【００２７】図６に示した従来の液晶表示装置１におい
て、液晶表示画素３ａにゲート信号が入力される時点を
図２の遅延時間ｔｄ＝ｔ1 としたときに、ゲートドライ
バ７から最も離れた液晶表示画素３Ｎに接続されたＴＦ
Ｔ６Ｎにゲート信号が与えられる時点が図２のｔ2 とす
る。この場合、ＴＦＴ６ａとＴＦＴ６Ｎにゲート信号が
与えられる時間の差すなわち遅延時間差は、図２のΔｔ
ｄ1 となる。このΔｔｄ1 は、ゲートラインの配線抵抗
とゲートラインに寄生する容量に依存する。
て、液晶表示画素３ａにゲート信号が入力される時点を
図２の遅延時間ｔｄ＝ｔ1 としたときに、ゲートドライ
バ７から最も離れた液晶表示画素３Ｎに接続されたＴＦ
Ｔ６Ｎにゲート信号が与えられる時点が図２のｔ2 とす
る。この場合、ＴＦＴ６ａとＴＦＴ６Ｎにゲート信号が
与えられる時間の差すなわち遅延時間差は、図２のΔｔ
ｄ1 となる。このΔｔｄ1 は、ゲートラインの配線抵抗
とゲートラインに寄生する容量に依存する。
【００２８】従って、画素電圧が正の場合には、画素電
圧降下量の差は、時点ｔ1 とｔ2 との間で、Ｖｐ1 と比
較的小さいのに対し、画素電圧が負の場合には、画素電
圧降下量の差はＶｐ2 とかなり大きい。そのため、前述
したように、液晶表示装置において輝度むらが生じがち
であった。
圧降下量の差は、時点ｔ1 とｔ2 との間で、Ｖｐ1 と比
較的小さいのに対し、画素電圧が負の場合には、画素電
圧降下量の差はＶｐ2 とかなり大きい。そのため、前述
したように、液晶表示装置において輝度むらが生じがち
であった。
【００２９】これに対して、図１に示した実施例では、
抵抗１９ａがゲートドライバ１７の出力端に接続されて
いるため、ゲートライン１４ａにゲート信号が与えられ
る時点が、図２に示す遅延時間ｔｄ0 だけ遅らされる。
従って、ゲートドライバ１７に最も近接した液晶表示画
素１３ａに接続されたＴＦＴ１６ａにゲート信号が与え
られる時点が図２のｔ3 となり、ゲートドライバ１７か
ら最も離れた位置にある液晶表示画素１３Ｎに接続され
たＴＦＴ１６Ｎにゲート信号が与えられる時点が図２の
ｔ4 となる。この場合、時点ｔ3 と時点ｔ4 との間に遅
延時間差Δｔｄ 2 が生じ、Δｔｄ2 は前述したΔｔｄ1
と等しい。
抵抗１９ａがゲートドライバ１７の出力端に接続されて
いるため、ゲートライン１４ａにゲート信号が与えられ
る時点が、図２に示す遅延時間ｔｄ0 だけ遅らされる。
従って、ゲートドライバ１７に最も近接した液晶表示画
素１３ａに接続されたＴＦＴ１６ａにゲート信号が与え
られる時点が図２のｔ3 となり、ゲートドライバ１７か
ら最も離れた位置にある液晶表示画素１３Ｎに接続され
たＴＦＴ１６Ｎにゲート信号が与えられる時点が図２の
ｔ4 となる。この場合、時点ｔ3 と時点ｔ4 との間に遅
延時間差Δｔｄ 2 が生じ、Δｔｄ2 は前述したΔｔｄ1
と等しい。
【００３０】しかしながら、時点ｔ3 と時点ｔ4 との間
では、画素電圧降下量の差は、画素電圧が正の場合には
Ｖｐ3 とかなり小さく、同様に画素電圧が負の場合でも
Ｖｐ 4 と非常に小さい。従って、画素電圧の正負に係わ
らず、上記抵抗１９ａを設けたことにより、液晶表示画
素１３ａと液晶表示画素１３Ｎとの間の輝度むらを効果
的に低減することができる。
では、画素電圧降下量の差は、画素電圧が正の場合には
Ｖｐ3 とかなり小さく、同様に画素電圧が負の場合でも
Ｖｐ 4 と非常に小さい。従って、画素電圧の正負に係わ
らず、上記抵抗１９ａを設けたことにより、液晶表示画
素１３ａと液晶表示画素１３Ｎとの間の輝度むらを効果
的に低減することができる。
【００３１】同様に、他のゲートライン１４ｂ〜１４Ｍ
においても、抵抗１９ｂ〜１９Ｍの抵抗分により遅延時
間ｔｄ0 が与えられる。従って、各ゲートライン１４ｂ
〜１４Ｍに接続された画素間においても輝度むらを低減
することができる。
においても、抵抗１９ｂ〜１９Ｍの抵抗分により遅延時
間ｔｄ0 が与えられる。従って、各ゲートライン１４ｂ
〜１４Ｍに接続された画素間においても輝度むらを低減
することができる。
【００３２】なお、上記実施例では、ゲートドライバは
ゲートライン１４ａ〜１４Ｍの一端側に接続されていた
が、両端に接続されていてもよい。すなわち、図１に１
７´で想像線で示すように、他端側にもゲートドライバ
が接続された構造にも本発明を適用することができる。
この場合、１７´で示すゲートドライバの出力端にも、
信号遅延手段としての抵抗（図示せず）が接続される。
また、この場合には、ゲートラインに最も遠い液晶表示
画素とは、中央に位置するものとなる。
ゲートライン１４ａ〜１４Ｍの一端側に接続されていた
が、両端に接続されていてもよい。すなわち、図１に１
７´で想像線で示すように、他端側にもゲートドライバ
が接続された構造にも本発明を適用することができる。
この場合、１７´で示すゲートドライバの出力端にも、
信号遅延手段としての抵抗（図示せず）が接続される。
また、この場合には、ゲートラインに最も遠い液晶表示
画素とは、中央に位置するものとなる。
【００３３】図１に戻り、上記実施例の液晶表示装置１
１では、ドレインライン１５ａ〜１５Ｎにドレインドラ
イバ１８が接続されているが、このドレインドライバ１
８におけるサンプリング及びビデオ信号書き込みの方式
に応じて、上記遅延時間ｔｄ 0 の長さを定めることがで
きる。これを、図３〜図５を参照して説明する。
１では、ドレインライン１５ａ〜１５Ｎにドレインドラ
イバ１８が接続されているが、このドレインドライバ１
８におけるサンプリング及びビデオ信号書き込みの方式
に応じて、上記遅延時間ｔｄ 0 の長さを定めることがで
きる。これを、図３〜図５を参照して説明する。
【００３４】図３は、ＮＴＳＣ方式におけるビデオ信号
のタイミングチャートを示す図である。ＮＴＳＣ方式で
は、一水平期間が６３．５μ秒であり、該一水平期間内
において映像信号期間が５２．７μ秒であり、残りが水
平帰線期間とされている。
のタイミングチャートを示す図である。ＮＴＳＣ方式で
は、一水平期間が６３．５μ秒であり、該一水平期間内
において映像信号期間が５２．７μ秒であり、残りが水
平帰線期間とされている。
【００３５】上記ＮＴＳＣ方式において、ドレインドラ
イバ１８が、点順次サンプリング方式でビデオ信号をサ
ンプリングし、ドレインライン１５ａ〜１５Ｎに画素電
圧を出力する方式の場合、例えば図１に示した液晶表示
画素１３Ｎに接続されているＴＦＴ１６Ｎに与えられる
ゲート信号の波形は、図４に示す通りとなる。なお、図
４において、Ｔは、一水平期間を示す。また、画素書き
込み及びサンプリングのための期間は、図３に示した映
像信号期間（５２．７μ秒）と一致している。点順次サ
ンプリング方式では、図３に示した水平帰線期間の間
に、同じ行に接続されている前のＴＦＴをオフ状態と
し、次のＴＦＴをオン状態にする必要があるため、上記
遅延時間ｔｄ0 は、水平帰線期間内すなわちＮＴＳＣ方
式では６３．５−５２．７＝１０．８μ秒の範囲内で設
定する必要がある。このように、遅延時間ｔｄ0 を、水
平帰線期間内の時間で設定することにより、点順次サン
プリング方式において、ビデオ信号のサンプリング及び
ビデオ信号の書き込みに影響を与えることなく、輝度む
らを低減することができる。
イバ１８が、点順次サンプリング方式でビデオ信号をサ
ンプリングし、ドレインライン１５ａ〜１５Ｎに画素電
圧を出力する方式の場合、例えば図１に示した液晶表示
画素１３Ｎに接続されているＴＦＴ１６Ｎに与えられる
ゲート信号の波形は、図４に示す通りとなる。なお、図
４において、Ｔは、一水平期間を示す。また、画素書き
込み及びサンプリングのための期間は、図３に示した映
像信号期間（５２．７μ秒）と一致している。点順次サ
ンプリング方式では、図３に示した水平帰線期間の間
に、同じ行に接続されている前のＴＦＴをオフ状態と
し、次のＴＦＴをオン状態にする必要があるため、上記
遅延時間ｔｄ0 は、水平帰線期間内すなわちＮＴＳＣ方
式では６３．５−５２．７＝１０．８μ秒の範囲内で設
定する必要がある。このように、遅延時間ｔｄ0 を、水
平帰線期間内の時間で設定することにより、点順次サン
プリング方式において、ビデオ信号のサンプリング及び
ビデオ信号の書き込みに影響を与えることなく、輝度む
らを低減することができる。
【００３６】また、ドレインドライバ１８が線順次サン
プリング方式で構成されている場合には、ゲート信号の
波形は図５に示す通りとなる。線順次サンプリング方式
では、ドレインドライバ１８内で１行毎にビデオ信号が
記憶され、次の書き込み期間内に一斉に一行分のビデオ
信号がドレインライン１５ａ〜１５Ｎに与えられ画素電
圧の書き込みが行われる。従って、上述した抵抗１９ａ
〜１９Ｍにより与えられる遅延時間ｔｄ0 は、一水平期
間Ｔからドライバ書き込み時間及び画素充電期間を除い
た残りの時間（ＮＴＳＣ方式では約５０〜５５μ秒）内
で設定される必要があり、このような時間範囲で設定す
ることにより、サンプリング方式及びビデオ信号の書き
込み動作に影響を与えることなく輝度むらを低減するこ
とができる。
プリング方式で構成されている場合には、ゲート信号の
波形は図５に示す通りとなる。線順次サンプリング方式
では、ドレインドライバ１８内で１行毎にビデオ信号が
記憶され、次の書き込み期間内に一斉に一行分のビデオ
信号がドレインライン１５ａ〜１５Ｎに与えられ画素電
圧の書き込みが行われる。従って、上述した抵抗１９ａ
〜１９Ｍにより与えられる遅延時間ｔｄ0 は、一水平期
間Ｔからドライバ書き込み時間及び画素充電期間を除い
た残りの時間（ＮＴＳＣ方式では約５０〜５５μ秒）内
で設定される必要があり、このような時間範囲で設定す
ることにより、サンプリング方式及びビデオ信号の書き
込み動作に影響を与えることなく輝度むらを低減するこ
とができる。
【００３７】上記実施例では、信号遅延手段として、抵
抗１９ａ〜１９Ｍを用いた例を示したが、本発明におけ
る信号遅延手段は、ゲートラインにｔｄ0 の遅延時間を
与え得る限り、他の素子、例えばコンデンサにより構成
してもよい。
抗１９ａ〜１９Ｍを用いた例を示したが、本発明におけ
る信号遅延手段は、ゲートラインにｔｄ0 の遅延時間を
与え得る限り、他の素子、例えばコンデンサにより構成
してもよい。
【００３８】
【発明の効果】請求項１に記載の発明によれば、走査電
極ドライバの出力端に上記信号遅延手段が接続されてい
るため、該信号遅延手段により走査電極選択信号が遅延
され、それによって走査電極ドライバに近い側の液晶表
示画素と、遠い側の液晶表示画素とにおける走査電極選
択信号立ち下がり時における画素電圧降下量の差を低減
することができる。従って、走査電極ドライバに近い側
の液晶表示画素と遠い側の液晶表示画素における画素電
圧の差を抑制することができるため、液晶表示装置の輝
度むらを低減することができ、表示品位に優れた液晶表
示装置を提供することが可能となる。
極ドライバの出力端に上記信号遅延手段が接続されてい
るため、該信号遅延手段により走査電極選択信号が遅延
され、それによって走査電極ドライバに近い側の液晶表
示画素と、遠い側の液晶表示画素とにおける走査電極選
択信号立ち下がり時における画素電圧降下量の差を低減
することができる。従って、走査電極ドライバに近い側
の液晶表示画素と遠い側の液晶表示画素における画素電
圧の差を抑制することができるため、液晶表示装置の輝
度むらを低減することができ、表示品位に優れた液晶表
示装置を提供することが可能となる。
【００３９】また、請求項２，３に記載の発明によれ
ば、それぞれ、データ電極ドライバのサンプリング方式
に応じて、上記信号遅延手段による遅延時間が上記のよ
うに設定されているため、サンプリング及び画素への書
き込みに影響を与えることなく、走査電極ドライバに近
い側の液晶表示画素と遠い側の液晶表示画素との間の画
素電圧降下量の差を低減することができる。
ば、それぞれ、データ電極ドライバのサンプリング方式
に応じて、上記信号遅延手段による遅延時間が上記のよ
うに設定されているため、サンプリング及び画素への書
き込みに影響を与えることなく、走査電極ドライバに近
い側の液晶表示画素と遠い側の液晶表示画素との間の画
素電圧降下量の差を低減することができる。
【図１】本発明の一実施例に係るアクティブマトリック
ス型液晶表示装置を示す模式的平面図。
ス型液晶表示装置を示す模式的平面図。
【図２】画素電圧降下量の遅延時間依存性を示す図。
【図３】ＮＴＳＣ方式におけるビデオ信号のタイミング
チャートを示す図。
チャートを示す図。
【図４】点順次サンプリング方式のドレインドライバを
有する場合のゲート信号の波形を示し、ゲート信号遅延
許容期間を説明するための図。
有する場合のゲート信号の波形を示し、ゲート信号遅延
許容期間を説明するための図。
【図５】線順次サンプリング方式のドレインドライバを
有する場合のゲート信号の波形を示し、ゲート信号遅延
許容期間を説明するための図。
有する場合のゲート信号の波形を示し、ゲート信号遅延
許容期間を説明するための図。
【図６】従来のアクティブマトリックス型液晶表示装置
の一例を示す模式的平面図。
の一例を示す模式的平面図。
【図７】ゲート信号と、正極性及び負極性の場合の画素
電圧の変化とを示す図。
電圧の変化とを示す図。
【図８】画素電圧降下量の遅延時間依存性を示す図。
１１…アクティブマトリックス型液晶表示装置 １２…液晶表示パネル １３ａ，１３Ｎ…液晶表示画素 １４ａ，１４ｂ〜１４Ｍ…ゲートライン（走査電極） １５ａ，１５ｂ〜１５Ｎ…ドレインライン（データ電
極） １６ａ，１６Ｎ…ＴＦＴ １７…ゲートドライバ（走査電極ドライバ） １８…ドレインドライバ（データ電極ドライバ） １９ａ，１９ｂ〜１９Ｍ…抵抗（信号遅延手段）
極） １６ａ，１６Ｎ…ＴＦＴ １７…ゲートドライバ（走査電極ドライバ） １８…ドレインドライバ（データ電極ドライバ） １９ａ，１９ｂ〜１９Ｍ…抵抗（信号遅延手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 29/786
Claims (3)
- 【請求項１】 複数本の走査電極と、 前記複数本の走査電極に交差するように配置された複数
本のデータ電極と、 前記走査電極とデータ電極との交点に接続された薄膜ト
ランジスタと、 前記各薄膜トランジスタに接続された液晶表示画素と、 前記走査電極を選択するために、複数本の走査電極の少
なくとも一端側に接続された走査電極ドライバとを備え
るアクティブマトリックス型液晶表示装置において、 前記走査電極ドライバの出力端に、前記走査電極に与え
る走査電極選択信号を遅延させるための信号遅延手段が
接続されていることを特徴とする、アクティブマトリッ
クス型液晶表示装置。 - 【請求項２】 前記複数本のデータ電極に接続された点
順次サンプリング方式のデータ電極ドライバをさらに備
え、 前記信号遅延手段が、水平帰線期間内の時間で前記走査
電極選択信号を遅延させるように構成されている、請求
項１に記載のアクティブマトリックス型液晶表示装置。 - 【請求項３】 前記複数本のデータ電極に接続された線
順次サンプリング方式のデータ電極ドライバをさらに備
え、 前記信号遅延手段が、一水平期間からドライバ書き込み
禁止期間及び画素充電期間を除いた期間内の時間で前記
走査電極選択信号を遅延させるように構成されている、
請求項１に記載のアクティブマトリックス型液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118594A JPH07218896A (ja) | 1994-02-02 | 1994-02-02 | アクティブマトリックス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118594A JPH07218896A (ja) | 1994-02-02 | 1994-02-02 | アクティブマトリックス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07218896A true JPH07218896A (ja) | 1995-08-18 |
Family
ID=11771018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1118594A Pending JPH07218896A (ja) | 1994-02-02 | 1994-02-02 | アクティブマトリックス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07218896A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476595B1 (ko) * | 1997-07-16 | 2005-07-07 | 삼성전자주식회사 | 액정표시장치 |
| JP2007183537A (ja) * | 2005-12-29 | 2007-07-19 | Lg Phillips Lcd Co Ltd | 液晶表示装置 |
| KR100796787B1 (ko) * | 2001-01-04 | 2008-01-22 | 삼성전자주식회사 | 게이트 신호 지연 보상 액정 디스플레이 장치, 패널 및 방법 |
| EP1892697A1 (en) * | 2006-08-25 | 2008-02-27 | Samsung Electronics Co., Ltd. | Liquid crystal display device having delay compensation |
| KR100853211B1 (ko) * | 2002-03-18 | 2008-08-20 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법 |
| KR100864489B1 (ko) * | 2002-05-14 | 2008-10-20 | 삼성전자주식회사 | 액정 표시 장치 |
| KR100898784B1 (ko) * | 2002-10-14 | 2009-05-20 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
| CN106773383A (zh) * | 2016-12-14 | 2017-05-31 | 武汉华星光电技术有限公司 | 一种显示面板 |
| CN106896598A (zh) * | 2017-02-27 | 2017-06-27 | 武汉华星光电技术有限公司 | 一种goa驱动面板 |
-
1994
- 1994-02-02 JP JP1118594A patent/JPH07218896A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476595B1 (ko) * | 1997-07-16 | 2005-07-07 | 삼성전자주식회사 | 액정표시장치 |
| KR100796787B1 (ko) * | 2001-01-04 | 2008-01-22 | 삼성전자주식회사 | 게이트 신호 지연 보상 액정 디스플레이 장치, 패널 및 방법 |
| KR100853211B1 (ko) * | 2002-03-18 | 2008-08-20 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법 |
| KR100864489B1 (ko) * | 2002-05-14 | 2008-10-20 | 삼성전자주식회사 | 액정 표시 장치 |
| KR100898784B1 (ko) * | 2002-10-14 | 2009-05-20 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동방법 |
| US8416164B2 (en) | 2005-12-29 | 2013-04-09 | Lg Display Co., Ltd. | Liquid crystal display device |
| JP2007183537A (ja) * | 2005-12-29 | 2007-07-19 | Lg Phillips Lcd Co Ltd | 液晶表示装置 |
| JP2008052258A (ja) * | 2006-08-25 | 2008-03-06 | Samsung Electronics Co Ltd | 液晶表示装置 |
| EP1892697A1 (en) * | 2006-08-25 | 2008-02-27 | Samsung Electronics Co., Ltd. | Liquid crystal display device having delay compensation |
| US8089598B2 (en) | 2006-08-25 | 2012-01-03 | Samsung Electronics Co., Ltd. | Liquid crystal display device having delay compensation |
| CN106773383A (zh) * | 2016-12-14 | 2017-05-31 | 武汉华星光电技术有限公司 | 一种显示面板 |
| CN106896598A (zh) * | 2017-02-27 | 2017-06-27 | 武汉华星光电技术有限公司 | 一种goa驱动面板 |
| US10365522B2 (en) | 2017-02-27 | 2019-07-30 | Wuhan China Star Optoelectronics Technology Co., Ltd. | GOA driving panel |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06180564A (ja) | 液晶表示装置 | |
| US20060007084A1 (en) | Liquid crystal display device and method of driving liquid crystal display device | |
| JP2937129B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2002149127A (ja) | 液晶表示装置及びその駆動制御方法 | |
| KR100366476B1 (ko) | 매트릭스 어드레싱 방법 | |
| JP2006053428A (ja) | ゲート線駆動回路 | |
| KR20000062926A (ko) | 평면표시장치, 표시제어장치 및 표시제어방법 | |
| US6563481B1 (en) | Active matrix liquid crystal display device, method of manufacturing the same, and method of driving the same | |
| JPH07218896A (ja) | アクティブマトリックス型液晶表示装置 | |
| GB2295045A (en) | Liquid crystal display | |
| US9778524B2 (en) | Liquid crystal display, liquid crystal panel, and method of driving the same | |
| JP3304706B2 (ja) | アクティブマトリクス表示装置 | |
| JPH04324419A (ja) | アクティブマトリックス型表示装置の駆動方法 | |
| KR100840324B1 (ko) | 게이트 라인 신호 지연을 보상하기 위한 액정 표시 장치 | |
| JPH09258261A (ja) | 液晶パネル | |
| JPH05289054A (ja) | アクティブマトリックス型液晶表示装置 | |
| JP2004125895A (ja) | アクティブマトリクス型表示装置 | |
| JPH02223913A (ja) | アクテイブマトリクス液晶デイスプレイ | |
| JP2003223152A (ja) | アクティブマトリックス液晶表示装置及びそれを用いた画像表示応用装置 | |
| JP3268287B2 (ja) | アクティブマトリクス型表示装置およびそれを用いた投射型表示装置 | |
| JP3343011B2 (ja) | 液晶表示装置の駆動方法 | |
| KR20040052348A (ko) | 액정표시장치 및 그 구동방법 | |
| JPH06118910A (ja) | 液晶表示装置の駆動方法 | |
| JP3366354B2 (ja) | Ｔｆｔアクティブマトリクス液晶表示装置及びその駆動方法 | |
| KR100489907B1 (ko) | 티에프티엘씨디의화소전압구동어레이 |