JPH02223913A - アクテイブマトリクス液晶デイスプレイ - Google Patents
アクテイブマトリクス液晶デイスプレイInfo
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- JPH02223913A JPH02223913A JP1043000A JP4300089A JPH02223913A JP H02223913 A JPH02223913 A JP H02223913A JP 1043000 A JP1043000 A JP 1043000A JP 4300089 A JP4300089 A JP 4300089A JP H02223913 A JPH02223913 A JP H02223913A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶ディスプレイに係り、特にアクティブマト
リクス液晶ディスプレイの中間調表示に好適な回路方式
及び駆動方式に関する。
リクス液晶ディスプレイの中間調表示に好適な回路方式
及び駆動方式に関する。
従来、アクティブマトリクス液晶ディスプレイにおいて
、表示信号を多重マトリクススイッチ群によって制御し
、マトリクス群ごとに表示信号を表示部に入力する方法
は例えば特開昭５６−９９３９４号に記されている。こ
こで、上記従来技術を説明するために、多重マトリクス
スイッチ方式を用いた場合の表示部内の１ドツト内の回
路構成と信号側駆動回路との構成を第２図に示す。
、表示信号を多重マトリクススイッチ群によって制御し
、マトリクス群ごとに表示信号を表示部に入力する方法
は例えば特開昭５６−９９３９４号に記されている。こ
こで、上記従来技術を説明するために、多重マトリクス
スイッチ方式を用いた場合の表示部内の１ドツト内の回
路構成と信号側駆動回路との構成を第２図に示す。
第２図において、ＶＤＴは表示信号、Ｖ、ｓｃとトラン
スファゲートＴＦＴＱａのゲートに印加されるトランス
ファゲートＴＦＴ選択電圧、Ｃ１ｔｅａは信号線から見
た１ラインの容量、Ｒｃｒｏｓｓは信号線から見た１ラ
インの走査電極と信号電極との重なりにより生じるクロ
ス抵抗、Ｖａは表示部１ラインの選択電圧、Ｑａは１ド
ツト内のＴ Ｐ Ｔ 、 Ｃｃｏ−は対抗共通電極に印
加する直流電圧、Ｃａｃは１ドツト内の液晶容量を示す
。又、下部にＶａ、 Ｖｓｃ。
スファゲートＴＦＴＱａのゲートに印加されるトランス
ファゲートＴＦＴ選択電圧、Ｃ１ｔｅａは信号線から見
た１ラインの容量、Ｒｃｒｏｓｓは信号線から見た１ラ
インの走査電極と信号電極との重なりにより生じるクロ
ス抵抗、Ｖａは表示部１ラインの選択電圧、Ｑａは１ド
ツト内のＴ Ｐ Ｔ 、 Ｃｃｏ−は対抗共通電極に印
加する直流電圧、Ｃａｃは１ドツト内の液晶容量を示す
。又、下部にＶａ、 Ｖｓｃ。
Ｖｏ↑のタイミングチャートを示す。動作としては、１
）Ｖａがオン電圧（ＴＦＴのしきい値電圧７７以上め電
圧）、即ちＴＦＴＱａがオン状態で且つ、Ｖｓｃがオン
電圧、即ちＴＦＴＱａがオン状態の時、任意の表示信号
ＶＤＴは少なくてもＴＦＴＱａを経由してＣ１１・及び
Ｃｔｃに印加される。
）Ｖａがオン電圧（ＴＦＴのしきい値電圧７７以上め電
圧）、即ちＴＦＴＱａがオン状態で且つ、Ｖｓｃがオン
電圧、即ちＴＦＴＱａがオン状態の時、任意の表示信号
ＶＤＴは少なくてもＴＦＴＱａを経由してＣ１１・及び
Ｃｔｃに印加される。
２）Ｖｏがオン電圧、即ちＴ Ｆ Ｔ Ｑ４がオン状態
で且つ、Ｖｓｃがオフ電圧（ＴＦＴのＶＴ以下の電圧）
、即ちＴＦＴＱａがオフ状態の時、Ｃ，、、。
で且つ、Ｖｓｃがオフ電圧（ＴＦＴのＶＴ以下の電圧）
、即ちＴＦＴＱａがオフ状態の時、Ｃ，、、。
及びＣａｅに印加された表示信号ＶＤＴはＲｃｒｏｓｉ
とＱａのオフ抵抗（オフ状態におけるソース、ドレイン
間抵抗） Ｒａｎｔｓを経由して放電される。
とＱａのオフ抵抗（オフ状態におけるソース、ドレイン
間抵抗） Ｒａｎｔｓを経由して放電される。
３）Ｖｏがオフ電圧、即ちＴＦＴＱａ がオフ状態の時
、Ｃ露Ｃに印加された表示信号ＶＤＴはＱ４のオフ抵抗
Ｒ０，１，を経由して放電される。
、Ｃ露Ｃに印加された表示信号ＶＤＴはＱ４のオフ抵抗
Ｒ０，１，を経由して放電される。
４）以下、１）〜３）を繰り返す。
ところで、現状プロセスでは大面積においてＲＣｒＯｌ
ｇを充分高くすることが極めて困難である。
ｇを充分高くすることが極めて困難である。
よって、第２図の回路構成においてＱ４がオン状態で且
つＱａがオフ状態になると、ＶＤＴはＲＣｒＯＭＭを経
由して瞬時に放電してしまう、これでは液晶端子間に充
分な実効電圧が印加されないため、正常な画像表示が得
られない、特に０．１Ｖ程度の制御を必要とする中間調
表示を行う場合には１０”Ω程度の極めて高抵抗のＲｃ
ｒｏｓｓが要求される。
つＱａがオフ状態になると、ＶＤＴはＲＣｒＯＭＭを経
由して瞬時に放電してしまう、これでは液晶端子間に充
分な実効電圧が印加されないため、正常な画像表示が得
られない、特に０．１Ｖ程度の制御を必要とする中間調
表示を行う場合には１０”Ω程度の極めて高抵抗のＲｃ
ｒｏｓｓが要求される。
本発明の目的はＲｃｒｏｓｓが充分高くなくても回路構
成を工夫することにより中間調表示を可能にすることに
ある。
成を工夫することにより中間調表示を可能にすることに
ある。
上記目的はアクティブマトリクス液晶ディスプレイにお
いて、任意の１ドツト内に印加される任意の表示信号Ｖ
ＤＴは１ドツト内に構成されるＴＦＴＱｚのドレインに
印加され、ＱｌのソースはＴＦＴＱｚのドレインに接続
され、Ｑｚのソースは液晶端子電極に接続され、Ｑｔ＊
Ｑｚのゲートには異なるタイミングでオン電圧ＶＨ（
Ｔ Ｐ Ｔのしきい値電圧７７以上の電圧）或いはオフ
電圧（Ｖｔ以下の電圧）が印加される駆動にすることに
より達成される。
いて、任意の１ドツト内に印加される任意の表示信号Ｖ
ＤＴは１ドツト内に構成されるＴＦＴＱｚのドレインに
印加され、ＱｌのソースはＴＦＴＱｚのドレインに接続
され、Ｑｚのソースは液晶端子電極に接続され、Ｑｔ＊
Ｑｚのゲートには異なるタイミングでオン電圧ＶＨ（
Ｔ Ｐ Ｔのしきい値電圧７７以上の電圧）或いはオフ
電圧（Ｖｔ以下の電圧）が印加される駆動にすることに
より達成される。
上記回路構成だと、ＴＦＴＱｚがオン状態で且つＴＦＴ
Ｑｚがオフ状態の時、或いはＴＦＴＱｔがオフ状態で且
つＴＦＴＱｚがオン状態の時どちらの場合も液晶端子電
極に印加された表示信号ＶＤＴはＴＦＴのオフ抵抗Ｒｏ
ｚｎ（オフ状態におけるソース、ドレイン間抵抗）のみ
経由して放電される。即ち、上記回路構成だとＣｍｃに
印加されたＶＤＴは比較的低抵抗であるＲＣｒＯｌＭを
経由して放電されることはない、よって、このことによ
り液晶端子間に充分な実効電圧が印加されるので中間調
表示を含む正常な画像表示が得られる。
Ｑｚがオフ状態の時、或いはＴＦＴＱｔがオフ状態で且
つＴＦＴＱｚがオン状態の時どちらの場合も液晶端子電
極に印加された表示信号ＶＤＴはＴＦＴのオフ抵抗Ｒｏ
ｚｎ（オフ状態におけるソース、ドレイン間抵抗）のみ
経由して放電される。即ち、上記回路構成だとＣｍｃに
印加されたＶＤＴは比較的低抵抗であるＲＣｒＯｌＭを
経由して放電されることはない、よって、このことによ
り液晶端子間に充分な実効電圧が印加されるので中間調
表示を含む正常な画像表示が得られる。
以下、本発明の一実施例を第１図により説明する。
第１図は表示部１ドツト内の本発明の基本回路構成を示
したものである。ここで、回路構成としては任意の１ド
ツトに印加される任意の表示信号ＶＤＴは１ドッ１−内
に構成されるＴ Ｆ Ｔ Ｑ １のドレインに印加され
、ＱｚのソースはＴＦＴＱｚのドレインに接続され、Ｑ
２のソースは液晶端子電極に接続され、Ｑｌのゲートに
はトランスファゲートＴＦＴ選択電圧Ｖｓｃが印加され
、Ｑ２のゲートには表示部の１ラインの選択電圧Ｖａが
印加される構成である。
したものである。ここで、回路構成としては任意の１ド
ツトに印加される任意の表示信号ＶＤＴは１ドッ１−内
に構成されるＴ Ｆ Ｔ Ｑ １のドレインに印加され
、ＱｚのソースはＴＦＴＱｚのドレインに接続され、Ｑ
２のソースは液晶端子電極に接続され、Ｑｌのゲートに
はトランスファゲートＴＦＴ選択電圧Ｖｓｃが印加され
、Ｑ２のゲートには表示部の１ラインの選択電圧Ｖａが
印加される構成である。
ココで、Ｖａ、 ＶＳＣ，ＶＤＴのタイミングチャート
を第１図の下部に示している。又、第１１図において、
Ｃａｔｎｅは信号線から見た１ラインの容量、Ｒｃｒｏ
、ｓｓは信号線から見た１ラインの走査電極と信号電極
どの重なりにより生じるクロス抵抗、Ｃ１゜は１ドツト
内の液晶容量Ｖ ｃ ｏ ｍは対抗共通電極に印加する
直流電圧を示す。動作としては、］、、）Ｖａがオン電
圧（ＴＦＴのしきい値電圧Ｖ丁以上の電圧）、即ちＴＦ
ＴＱ２がオン状態で且つ、Ｖｓｅがオン電圧、即ちＴ
Ｆ Ｔ Ｑ １がオン状態の時、任意の表示信号ＶＤＴ
はＴＦＴＱｌ及びＴＦＴＱ２を経由してＣ處ｃに印加さ
れる。
を第１図の下部に示している。又、第１１図において、
Ｃａｔｎｅは信号線から見た１ラインの容量、Ｒｃｒｏ
、ｓｓは信号線から見た１ラインの走査電極と信号電極
どの重なりにより生じるクロス抵抗、Ｃ１゜は１ドツト
内の液晶容量Ｖ ｃ ｏ ｍは対抗共通電極に印加する
直流電圧を示す。動作としては、］、、）Ｖａがオン電
圧（ＴＦＴのしきい値電圧Ｖ丁以上の電圧）、即ちＴＦ
ＴＱ２がオン状態で且つ、Ｖｓｅがオン電圧、即ちＴ
Ｆ Ｔ Ｑ １がオン状態の時、任意の表示信号ＶＤＴ
はＴＦＴＱｌ及びＴＦＴＱ２を経由してＣ處ｃに印加さ
れる。
２）Ｖａがオン電圧、即ちＴ Ｆ Ｔ Ｑ ２がオン状
態で且つ、Ｖｓｃがオフ電圧（ＴＦＴのＶＴ以下の電圧
）、即ちＴ Ｆ Ｔ Ｑ １がオフ状態の時、ＣｌＩＣ
に印加された表示信号ＶＤＴはＱｌのオフ抵抗Ｒｏｔａ
ｉ（オフ状態におけるソース、ドレイン間抵抗）のみ経
由して放電される。
態で且つ、Ｖｓｃがオフ電圧（ＴＦＴのＶＴ以下の電圧
）、即ちＴ Ｆ Ｔ Ｑ １がオフ状態の時、ＣｌＩＣ
に印加された表示信号ＶＤＴはＱｌのオフ抵抗Ｒｏｔａ
ｉ（オフ状態におけるソース、ドレイン間抵抗）のみ経
由して放電される。
３）Ｖａがオフ電圧、即ちＴＦＴＱｚがオフ状態の時、
Ｃ處ｃに印加された表示信号ＶＤＴは少なくともＱ２の
オフ抵抗ＲＯ，，ｚを経由して放電される。
Ｃ處ｃに印加された表示信号ＶＤＴは少なくともＱ２の
オフ抵抗ＲＯ，，ｚを経由して放電される。
４）以下、１）〜３）を繰り返す。
上記回路構成だと、いかなる動作状態においてもＣ威ｃ
に印加されたＶＤＴは比較的高抵抗であるＴＦＴのオフ
抵抗を経由して放電される。言い換えればＣａｃに印加
されたＶＤＴはどのような動作条件においても比較的低
抵抗であるＲｃｒｏｓｓを経由して放電されることはな
い。よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
に印加されたＶＤＴは比較的高抵抗であるＴＦＴのオフ
抵抗を経由して放電される。言い換えればＣａｃに印加
されたＶＤＴはどのような動作条件においても比較的低
抵抗であるＲｃｒｏｓｓを経由して放電されることはな
い。よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
第３図は表示部１ドツト内の本発明の一回路構成を示し
たものである。図に示しているように、１ドツト内には
ｎ＋１個のＴＦＴが用いられている。コノうちｎ個のＴ
Ｐ Ｔ （ＱＳＣＩ〜Ｑｓｅｎ）のゲートにはトラン
スファゲートＴＦＴ選択電圧Ｖ５Ｃ１〜Ｖｓｃｎ がお
のおの印加され、残りのＴ Ｆ Ｔ Ｑ ｂのゲートに
は表示部】ラインの選択電圧Ｖａが印加される。
たものである。図に示しているように、１ドツト内には
ｎ＋１個のＴＦＴが用いられている。コノうちｎ個のＴ
Ｐ Ｔ （ＱＳＣＩ〜Ｑｓｅｎ）のゲートにはトラン
スファゲートＴＦＴ選択電圧Ｖ５Ｃ１〜Ｖｓｃｎ がお
のおの印加され、残りのＴ Ｆ Ｔ Ｑ ｂのゲートに
は表示部】ラインの選択電圧Ｖａが印加される。
又、隣接したＴＦＴのソース、ドｌツイン端子は互いに
接続されており、一番左端のＴ Ｆ Ｔ Ｑｓｃｉの゛
ドレインには任意の表示信号ＶＤＴが印加され、一番右
端のＴ Ｆ Ｔ Ｑ ｓのソースには液晶端子電極が接
続されている。尚、図中においてＣａｔｎｅは？ｉ号線
から見た１゜ラインの容量、Ｒｃｒｏｓｓは信号線から
見た１ラインの走査電極と信号電極との重なりにより生
じるクロス抵抗、Ｃａｅは１ドツト内の液晶容量Ｖ ｃ
ｏ ｍは対抗共通電極に印加する直流電圧を示す。
接続されており、一番左端のＴ Ｆ Ｔ Ｑｓｃｉの゛
ドレインには任意の表示信号ＶＤＴが印加され、一番右
端のＴ Ｆ Ｔ Ｑ ｓのソースには液晶端子電極が接
続されている。尚、図中においてＣａｔｎｅは？ｉ号線
から見た１゜ラインの容量、Ｒｃｒｏｓｓは信号線から
見た１ラインの走査電極と信号電極との重なりにより生
じるクロス抵抗、Ｃａｅは１ドツト内の液晶容量Ｖ ｃ
ｏ ｍは対抗共通電極に印加する直流電圧を示す。
又、Ｖ ａ ｅ Ｖ ｓ ｃ １〜Ｖｓｅｎ、 ＶＤＴ
のタイミングチャートを図中の下部に示している。動作
としては、１）Ｖａがオン電圧、即ちＴＦＴＱａがオン
状態で且つ、ＶＳＣ１〜Ｖ ｓ ｃ ｎ全てがオン電圧
、即ちＴ Ｆ Ｔ Ｑｓｃｌ＝ Ｑｓｃｎ全てがオン状
態の時、任意の表示信号ＶＤＴはＴ Ｆ ＴＱＳＣＩ〜
ＱＳＣ０，Ｑｒ、を経由してＣ鳳Ｃに印加される。
のタイミングチャートを図中の下部に示している。動作
としては、１）Ｖａがオン電圧、即ちＴＦＴＱａがオン
状態で且つ、ＶＳＣ１〜Ｖ ｓ ｃ ｎ全てがオン電圧
、即ちＴ Ｆ Ｔ Ｑｓｃｌ＝ Ｑｓｃｎ全てがオン状
態の時、任意の表示信号ＶＤＴはＴ Ｆ ＴＱＳＣＩ〜
ＱＳＣ０，Ｑｒ、を経由してＣ鳳Ｃに印加される。
２）Ｖａがオン電圧、即ちｒ Ｆ Ｔ Ｑ ｒ、がオン
状態で且つ、Ｖｓｃｎ〜Ｖ ｓ ｃ ｎの一部がオフ電
圧、即ちＴ Ｆ Ｔ Ｑｓｃ１〜Ｑｓｃｎの一部がオフ
状態の時、Ｃ１ｃに印加された表示信号ＶＤＴはＱｓｃ
ｉ〜Ｑ ｓ ｃ ｎの中のオフ状態になったＴＦＴのオ
フ抵抗を経由して放電される。
状態で且つ、Ｖｓｃｎ〜Ｖ ｓ ｃ ｎの一部がオフ電
圧、即ちＴ Ｆ Ｔ Ｑｓｃ１〜Ｑｓｃｎの一部がオフ
状態の時、Ｃ１ｃに印加された表示信号ＶＤＴはＱｓｃ
ｉ〜Ｑ ｓ ｃ ｎの中のオフ状態になったＴＦＴのオ
フ抵抗を経由して放電される。
３）Ｖａがオン電圧、即ちＴ Ｆ Ｔ Ｑ ５がオン状
態で且つ、Ｖ５Ｃ１〜Ｖ ｓ ｃ ｎの全てがオフ電圧
、即ちＴＦ Ｔ Ｑｓｃｌ−Ｑｓｃｎのすべてがオフ状
態の時、ＣえＣに印加された表示信号ＶＤＴはＱｓｃｔ
〜Ｑ ｓ ｃ ｎの４）Ｖａがオフ電圧、即ちＴＦＴＱ
ａがオフ状態の時、Ｃ虞ｃに印加された表示信号ＶＤＴ
は少なくともＱ６のオフ抵抗Ｒ８ｒｉｓを経由して放電
される。
態で且つ、Ｖ５Ｃ１〜Ｖ ｓ ｃ ｎの全てがオフ電圧
、即ちＴＦ Ｔ Ｑｓｃｌ−Ｑｓｃｎのすべてがオフ状
態の時、ＣえＣに印加された表示信号ＶＤＴはＱｓｃｔ
〜Ｑ ｓ ｃ ｎの４）Ｖａがオフ電圧、即ちＴＦＴＱ
ａがオフ状態の時、Ｃ虞ｃに印加された表示信号ＶＤＴ
は少なくともＱ６のオフ抵抗Ｒ８ｒｉｓを経由して放電
される。
５）以下、１）〜４）を繰り返す。
上記回路構成だと、いかなる動作状態においてもＣａｃ
に印加されたＶＤＴは比較的高抵抗であるＴＦＴのオフ
抵抗を経由して放電される。言い換えればＣ愈ｃに印加
されたＶＤＴはどのような動作条件においても比較的低
抵抗であるＲｃｒｏｓｓを経由して放電されることはな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
に印加されたＶＤＴは比較的高抵抗であるＴＦＴのオフ
抵抗を経由して放電される。言い換えればＣ愈ｃに印加
されたＶＤＴはどのような動作条件においても比較的低
抵抗であるＲｃｒｏｓｓを経由して放電されることはな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
第４図は表示部１ドツト内の本発明の一回路構成を示し
たものである０図に示しているように、１ドツト内には
ｎ＋１個のＴＦＴが用いられている。このうちｎ個のＴ
Ｆ Ｔ （Ｑｓｃｚ”Ｑｓｃｎ）のゲートにはトラン
スファゲートＴＦＴ選択電圧Ｖｓｃが印加され、残りの
Ｔ Ｆ Ｔ Ｑ ｓのゲートには表示部１ラインの選択
電圧Ｖａが印加される。又、隣接したＴＦＴのソース、
ドレイン端子は互いに接続されており、一番左端のＴ
Ｆ Ｔ Ｑｓｃｔのドレインには任意の表示信号ＶＤＴ
が印加され、一番右端のＴＦＴＱｓのソースには液晶端
子電極が接続されている。尚、図中においてＣ■ｎｅは
信号線から見たｌラインの容量、Ｒｃｒ０３ｓは信号線
から見た１ラインの走査電極と信号電極との重なりによ
り生じるクロス抵抗、Ｃｍｃは１ドツト内の液晶容量Ｖ
ｃｏｍは対抗共通電極に印加する直流電圧を示す。
たものである０図に示しているように、１ドツト内には
ｎ＋１個のＴＦＴが用いられている。このうちｎ個のＴ
Ｆ Ｔ （Ｑｓｃｚ”Ｑｓｃｎ）のゲートにはトラン
スファゲートＴＦＴ選択電圧Ｖｓｃが印加され、残りの
Ｔ Ｆ Ｔ Ｑ ｓのゲートには表示部１ラインの選択
電圧Ｖａが印加される。又、隣接したＴＦＴのソース、
ドレイン端子は互いに接続されており、一番左端のＴ
Ｆ Ｔ Ｑｓｃｔのドレインには任意の表示信号ＶＤＴ
が印加され、一番右端のＴＦＴＱｓのソースには液晶端
子電極が接続されている。尚、図中においてＣ■ｎｅは
信号線から見たｌラインの容量、Ｒｃｒ０３ｓは信号線
から見た１ラインの走査電極と信号電極との重なりによ
り生じるクロス抵抗、Ｃｍｃは１ドツト内の液晶容量Ｖ
ｃｏｍは対抗共通電極に印加する直流電圧を示す。
又、Ｖａ、 Ｖｓｃ、 ＶＤＴのタイミングチャートを
図中の下部に示している。動作としては。
図中の下部に示している。動作としては。
１）Ｖｏがオン電圧、即ちＴＦＴＱｓがオン状態で且つ
、Ｖｓｃ力１オン電圧、即ちＴＦＴＱｓｃ１〜Ｑ ｓｃ
ｎ全てがオン状態の時、任意の表示信号ＶＯＴはＱｓｃ
ｚ〜ＱｓｃｎｇＱｓを経由してＣ處Ｃに印加される。
、Ｖｓｃ力１オン電圧、即ちＴＦＴＱｓｃ１〜Ｑ ｓｃ
ｎ全てがオン状態の時、任意の表示信号ＶＯＴはＱｓｃ
ｚ〜ＱｓｃｎｇＱｓを経由してＣ處Ｃに印加される。
２）Ｖａがオン電圧、即ちＴＦＴＱａがオン状態で且つ
、Ｖｓｃがオフ電圧、即ちＴ Ｆ Ｔ Ｑｓｃｉ＝Ｑｓ
ｃｎ全てがオフ状態の時、Ｃａｃに印加された表示信号
経由して放電される。
、Ｖｓｃがオフ電圧、即ちＴ Ｆ Ｔ Ｑｓｃｉ＝Ｑｓ
ｃｎ全てがオフ状態の時、Ｃａｃに印加された表示信号
経由して放電される。
３）Ｖａがオフ電圧、即ちＴＦＴＱａがオフ状態の時、
Ｃａｃに印加された表示信号ＶＤＴは少なくともＱｓの
オフ抵抗Ｒｏｉｘａを経由して放電される。
Ｃａｃに印加された表示信号ＶＤＴは少なくともＱｓの
オフ抵抗Ｒｏｉｘａを経由して放電される。
４）以下、１）〜４）を繰り返す。
上記回路構成だと、いかなる動作状態においてもＣｍｃ
に印加されたＶＤＴは比較的高抵抗であるＴＦＴのオフ
抵抗を経由して放電される。言い換えればＣａ ｃに印
加されたＶＤＴはどのような動作条件においても比較的
低抵抗であるＲｃｒｏｇｓを経由して放電されることな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
に印加されたＶＤＴは比較的高抵抗であるＴＦＴのオフ
抵抗を経由して放電される。言い換えればＣａ ｃに印
加されたＶＤＴはどのような動作条件においても比較的
低抵抗であるＲｃｒｏｇｓを経由して放電されることな
い、よって、上記回路構成にすることにより液晶端子間
に充分な実効電圧が印加されるので中間調表示を含む正
常な画像表示が得られる。
第５−１図は本発明をＮＸＭ本の白黒表示ＶＤＴに適用
した場合の一実施例である。ここで表示信号ＶＤＴは３
ドツト分同時に入力している（多重マトリクススイッチ
方式）０図中においてＶＤＴＩ〜ＶＤＴ３は表示信号、
Ｖ ＯＸ〜ＶＯＮは表示部１ラインの選択電圧、Ｖｓｃ
１〜Ｖｓｃ愈はトランスファゲートＴＦＴ選択電圧で′
ある。
した場合の一実施例である。ここで表示信号ＶＤＴは３
ドツト分同時に入力している（多重マトリクススイッチ
方式）０図中においてＶＤＴＩ〜ＶＤＴ３は表示信号、
Ｖ ＯＸ〜ＶＯＮは表示部１ラインの選択電圧、Ｖｓｃ
１〜Ｖｓｃ愈はトランスファゲートＴＦＴ選択電圧で′
ある。
第５−２図は第５−１図に示したＶＯ１〜ＶＯＮ＋７）
タイミングチャートである６図中においてｆｒはフレー
ム周波数を示し、１ ／ ｆ ｐは一画面を構成する時
間を示す、動作としてはＶＯＲ〜ＶＯＮは１／ｆｐ秒の
間に走査９４２８本を順次選択していく。
タイミングチャートである６図中においてｆｒはフレー
ム周波数を示し、１ ／ ｆ ｐは一画面を構成する時
間を示す、動作としてはＶＯＲ〜ＶＯＮは１／ｆｐ秒の
間に走査９４２８本を順次選択していく。
第５−３図は第５−１図に示したＶｓｃｔ〜Ｖｓｃｍ
＋ＶＤＴ１”ＶＤＴ３のタイミングチャートである０図
中において１７（ｆＦ−Ｎ）は一つの走査ラインが選択
されている時間であり、３／（ｆＦ−Ｎ−Ｍ）は１つの
トランスファゲートＴＦＴ選択電圧がオン電圧（ＴＦＴ
のＶＴ以上の電圧）になっている時間である。動作とし
てはｖｓｃ１〜Ｖｓｃｍは１／（ｆ＋−Ｎ）秒の間に信
号ラインＭ本にトランスファゲートＴＦＴを経由して任
意の表示信号ＶＤＴを３ドツト分ごとに順次印加してい
る。
＋ＶＤＴ１”ＶＤＴ３のタイミングチャートである０図
中において１７（ｆＦ−Ｎ）は一つの走査ラインが選択
されている時間であり、３／（ｆＦ−Ｎ−Ｍ）は１つの
トランスファゲートＴＦＴ選択電圧がオン電圧（ＴＦＴ
のＶＴ以上の電圧）になっている時間である。動作とし
てはｖｓｃ１〜Ｖｓｃｍは１／（ｆ＋−Ｎ）秒の間に信
号ラインＭ本にトランスファゲートＴＦＴを経由して任
意の表示信号ＶＤＴを３ドツト分ごとに順次印加してい
る。
上記回路構成だと、１ ） Ｌ ＣＤ （Ｌｉｇｕｉｄ
ＣｒｙｓｔａｌＤｉｓｐｌａｙ）パネルと信号側外部
回路との接続点数の削減、２）信号側外部回路のコスト
の低減等の利点がある。
ＣｒｙｓｔａｌＤｉｓｐｌａｙ）パネルと信号側外部
回路との接続点数の削減、２）信号側外部回路のコスト
の低減等の利点がある。
第６図は本発明を用いた場合の周辺回路内蔵アクティブ
マトリクス液晶ディスプレイのシステム構成を示したも
のである６図中において１はガラス基板、２は本発明を
用いて構成した表示部、３は走査側駆動回路、４は信号
側駆動回路、５は外部制御回路である。図中において表
示部２．走査側駆動回路３．信号側駆動回路４のトラン
ジスタは多結晶シリコンＴＦＴで形成されており、外部
回路５は単結晶シリコンで形成されている。
マトリクス液晶ディスプレイのシステム構成を示したも
のである６図中において１はガラス基板、２は本発明を
用いて構成した表示部、３は走査側駆動回路、４は信号
側駆動回路、５は外部制御回路である。図中において表
示部２．走査側駆動回路３．信号側駆動回路４のトラン
ジスタは多結晶シリコンＴＦＴで形成されており、外部
回路５は単結晶シリコンで形成されている。
上記液晶ディスプレイのシステムを用いることにより、
１）ＬＣＤパネルと外部回路との接続点数の大幅削減、
２）外部回路のコスト低減等の利点がある。又、上記液
晶ディスプレイのシステムをワープロ、パソコン、カメ
ラ、ワークステーション等の表示システムに組み込むこ
とにより、】−）システムのフンバクト化、２）システ
ムの低コスト化等の利点がある。
１）ＬＣＤパネルと外部回路との接続点数の大幅削減、
２）外部回路のコスト低減等の利点がある。又、上記液
晶ディスプレイのシステムをワープロ、パソコン、カメ
ラ、ワークステーション等の表示システムに組み込むこ
とにより、】−）システムのフンバクト化、２）システ
ムの低コスト化等の利点がある。
本発明によれば表示部内の走査電極と信号電極との重な
りにより生ずるクロス抵抗が充分高くなくても、液晶端
子間には充分な実効電圧が印加されるので、１）中間調
表示を含む正常な画像表示が得られる。２）大面積液晶
ディスプレイが容易に形成できる。３）高精細液晶ディ
スプレイが容易に形成できる。４）液晶ディスブｌノイ
の低コス］・化が計れる等の効果がある。
りにより生ずるクロス抵抗が充分高くなくても、液晶端
子間には充分な実効電圧が印加されるので、１）中間調
表示を含む正常な画像表示が得られる。２）大面積液晶
ディスプレイが容易に形成できる。３）高精細液晶ディ
スプレイが容易に形成できる。４）液晶ディスブｌノイ
の低コス］・化が計れる等の効果がある。
第１図、第３図、第４図は本発明の一実施例の表示部１
ドツト内の回路構成図、第２図は多重マトリクススイッ
チ方式を用いた場合の従来の表示部内１ドツト内の回路
構成と信号側駆動回路との構成図、第５−１図、第５−
２図、第５−３図は本発明をＮＸＭ本の白黒表示ＶＤＴ
に適用した場合の構成図、第６図は本発明を用いた場合
の周辺回路内蔵アクティブマトリクス液晶ディスプレイ
のシステム構成図である。 １・・・ガラス基板、２・・・本光明を用いて構成した
表示部、３・・・走査側駆動回路、４・・・信号側駆動
回路、第３０ 図面の浄書（内容に変更なし） ギ （−１固 第ｔｌ−口 図面の浄訳内容に変更なし） 茅５−２０ 図面の浄書（内容に変更なし） ＄５−３囚 ・・・〜−−−−〜→ヒｒ−″′− 手 続 補 正 書（方式） ％式％： アクティブマトリクス液晶デ イスプレイ ｈｌｉ正を１゛る名゛ ＝Ｉ＞イ’ｌ 、！： ノ関係 持Ｉｉ’ｌ’ 、ｌ
ｊ Ｘｉ’ｉ 人Ｐ、 １１じ１（）１株式会社 日 装 作 所 代 居 理 人 １ゆ［（〒囮）東京都■−代Ｉ１１区丸の内−１用５番
１号図面の浄書（内容に変更なし） ３Ｊ６ 目
ドツト内の回路構成図、第２図は多重マトリクススイッ
チ方式を用いた場合の従来の表示部内１ドツト内の回路
構成と信号側駆動回路との構成図、第５−１図、第５−
２図、第５−３図は本発明をＮＸＭ本の白黒表示ＶＤＴ
に適用した場合の構成図、第６図は本発明を用いた場合
の周辺回路内蔵アクティブマトリクス液晶ディスプレイ
のシステム構成図である。 １・・・ガラス基板、２・・・本光明を用いて構成した
表示部、３・・・走査側駆動回路、４・・・信号側駆動
回路、第３０ 図面の浄書（内容に変更なし） ギ （−１固 第ｔｌ−口 図面の浄訳内容に変更なし） 茅５−２０ 図面の浄書（内容に変更なし） ＄５−３囚 ・・・〜−−−−〜→ヒｒ−″′− 手 続 補 正 書（方式） ％式％： アクティブマトリクス液晶デ イスプレイ ｈｌｉ正を１゛る名゛ ＝Ｉ＞イ’ｌ 、！： ノ関係 持Ｉｉ’ｌ’ 、ｌ
ｊ Ｘｉ’ｉ 人Ｐ、 １１じ１（）１株式会社 日 装 作 所 代 居 理 人 １ゆ［（〒囮）東京都■−代Ｉ１１区丸の内−１用５番
１号図面の浄書（内容に変更なし） ３Ｊ６ 目
Claims (1)
- 【特許請求の範囲】 １、アクティブマトリクス液晶ディスプレイにおいて、
任意の１ドットに印加される任意の表示信号Ｖ＿Ｄ＿Ｔ
は１ドット内に構成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）Ｑ＿１のドレインに印加され
、Ｑ＿１のソースはＴＦＴＱ＿２のドレインに接続され
、Ｑ＿２のソースは液晶端子電極に接続され、Ｑ＿１、
Ｑ＿２のゲートには異なるタイミングでオン電圧Ｖ＿Ｈ
（ＴＦＴのしきい値電圧Ｖ＿Ｔ以上の電圧）或いはオフ
電圧（Ｖ＿Ｔ以下の電圧）が印加されることを特徴とす
るアクティブマトリクス液晶ディスプレイ。 ２、アクティブマトリクス液晶ディスプレイの表示部内
の１ドットの構成において、表示信号Ｖ＿Ｄ＿Ｔは少な
くとも直列に２個以上接続されたＴＦＴを介して液晶端
子に印加され、少なくとも１ドット内の全てのＴＦＴは
同じタイミングでオン状態或いはオフ状態にならないこ
とを特徴とするアクティブマトリクス液晶ディスプレイ
。 ３、アクティブマトリクス液晶ディスプレイにおいて、
少なくとも２ドット以上の表示信号を同時に表示部に印
加し、１ドット内のＴＦＴの構成は上記請求項１或いは
２記載の構成であることを特徴とするアクティブマトリ
クス液晶ディスプレイ。 ４、上記請求項１、２、３記載のＴＦＴは多結晶シリコ
ンで形成することを特徴とするアクティブマトリクス液
晶ディスプレイ。 ５、上記請求項１、２、３、４記載のディスプレイはガ
ラス基板上に形成することを特徴とするアクティブマト
リクス液晶ディスプレイ。 ６、上記請求項１、２、３、４、５記載のアクティブマ
トリクス液晶ディスプレイをワープロ、パソコン、カメ
ラ、ワークステーション等に組み込んだことを特徴とす
る表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043000A JPH02223913A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043000A JPH02223913A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02223913A true JPH02223913A (ja) | 1990-09-06 |
Family
ID=12651740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043000A Pending JPH02223913A (ja) | 1989-02-27 | 1989-02-27 | アクテイブマトリクス液晶デイスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02223913A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
| KR100498969B1 (ko) * | 2001-04-11 | 2005-07-04 | 산요덴키가부시키가이샤 | 표시 장치 |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7253440B1 (en) | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
-
1989
- 1989-02-27 JP JP1043000A patent/JPH02223913A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759680B1 (en) | 1991-10-16 | 2004-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7253440B1 (en) | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| KR100498969B1 (ko) * | 2001-04-11 | 2005-07-04 | 산요덴키가부시키가이샤 | 표시 장치 |
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