JPH072110A - クロック信号発生装置 - Google Patents
クロック信号発生装置Info
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- JPH072110A JPH072110A JP5167535A JP16753593A JPH072110A JP H072110 A JPH072110 A JP H072110A JP 5167535 A JP5167535 A JP 5167535A JP 16753593 A JP16753593 A JP 16753593A JP H072110 A JPH072110 A JP H072110A
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- clock signal
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- clock
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Abstract
(57)【要約】
【目的】 自系のクロック信号及び他の２系のそれぞれ
のクロック信号を多数決回路に入力し、その多数決回路
から出力される多数決結果のクロック信号を被クロック
信号供給手段（ＣＰＵ）に送出するとともに、その多数
決結果のクロック信号をフィードバックしてその自系の
クロック信号の進み、又は遅れを制御する３重系のクロ
ック信号発生装置において、電圧低下の系が出現して
も、補正が正確に行われ、かつＣＰＵがダウンしないよ
うにする。 【構成】 自系の多数決回路に入力する他の２系のクロ
ック信号は、他の２系のクロック信号の出力電圧をそれ
ぞれ監視する電圧監視回路の出力と、他の２系のそれぞ
れのクロック信号の出力との論理積で出力する、ＡＮＤ
回路を介して行う。
のクロック信号を多数決回路に入力し、その多数決回路
から出力される多数決結果のクロック信号を被クロック
信号供給手段（ＣＰＵ）に送出するとともに、その多数
決結果のクロック信号をフィードバックしてその自系の
クロック信号の進み、又は遅れを制御する３重系のクロ
ック信号発生装置において、電圧低下の系が出現して
も、補正が正確に行われ、かつＣＰＵがダウンしないよ
うにする。 【構成】 自系の多数決回路に入力する他の２系のクロ
ック信号は、他の２系のクロック信号の出力電圧をそれ
ぞれ監視する電圧監視回路の出力と、他の２系のそれぞ
れのクロック信号の出力との論理積で出力する、ＡＮＤ
回路を介して行う。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号発生装置
に係り、特に、３重系の演算処理部（ＣＰＵ）に３重系
のクロック信号をそれぞれ供給するときに好適なものに
関する。
に係り、特に、３重系の演算処理部（ＣＰＵ）に３重系
のクロック信号をそれぞれ供給するときに好適なものに
関する。
【０００２】
【従来の技術】従来、例えば、電子連動装置で用いられ
るＣＰＵは、３重系に構成されていて信頼性の向上が図
られている。この場合、３重系のＣＰＵには、一つのク
ロック信号発生装置からのクロックパルスがそれぞれの
ＣＰＵに供給されるようにすると、折角ＣＰＵを３重系
にした意味が失れるおそれがあるので、クロック信号発
生装置も３重系に構成されている。
るＣＰＵは、３重系に構成されていて信頼性の向上が図
られている。この場合、３重系のＣＰＵには、一つのク
ロック信号発生装置からのクロックパルスがそれぞれの
ＣＰＵに供給されるようにすると、折角ＣＰＵを３重系
にした意味が失れるおそれがあるので、クロック信号発
生装置も３重系に構成されている。
【０００３】図２は、本出願人が、先に特公平４−３０
６０５号で提案したような、従来の３重系のクロック信
号発生装置の概略構成を示すブロック図であって、第１
回路部ａ1 〜第３回路部ａ3 から発生されたクロック信
号を、３重系のＣＰＵ1 〜ＣＰＵ3 にそれぞれ供給する
ように構成されている。
６０５号で提案したような、従来の３重系のクロック信
号発生装置の概略構成を示すブロック図であって、第１
回路部ａ1 〜第３回路部ａ3 から発生されたクロック信
号を、３重系のＣＰＵ1 〜ＣＰＵ3 にそれぞれ供給する
ように構成されている。
【０００４】各回路部ａ1 〜ａ3 は同一構成であるの
で、以下、第１回路部ａ1 を例に説明する。第１回路部
ａ1 は、水晶発振器からなる周知の発振器１から発生し
た所定のクロックパルス信号（例えば２４ＭＨz のクロ
ックパルス信号（以下、パルス信号という））を分周回
路２により、所定のパルス信号（例えば３ＭＨz のパル
ス信号）に分周処理した後、多数決回路３に印加するよ
うにしている。
で、以下、第１回路部ａ1 を例に説明する。第１回路部
ａ1 は、水晶発振器からなる周知の発振器１から発生し
た所定のクロックパルス信号（例えば２４ＭＨz のクロ
ックパルス信号（以下、パルス信号という））を分周回
路２により、所定のパルス信号（例えば３ＭＨz のパル
ス信号）に分周処理した後、多数決回路３に印加するよ
うにしている。
【０００５】多数決回路３には、他の２系の回路部
ａ2 ，ａ3 からのパルス信号が、電圧監視回路４ａ，４
ｂ、クロック同期回路５ａ，５ｂ、反転回路６ａ，６ｂ
及びＯＲ回路７ａ，７ｂを介してそれぞれ入力されると
ともに、ＯＲ回路７ａ，７ｂには、さらに直接他の２系
の回路部ａ2 ，ａ3 からのパルス信号が入力されるよう
に構成されている。
ａ2 ，ａ3 からのパルス信号が、電圧監視回路４ａ，４
ｂ、クロック同期回路５ａ，５ｂ、反転回路６ａ，６ｂ
及びＯＲ回路７ａ，７ｂを介してそれぞれ入力されると
ともに、ＯＲ回路７ａ，７ｂには、さらに直接他の２系
の回路部ａ2 ，ａ3 からのパルス信号が入力されるよう
に構成されている。
【０００６】上記構成において、自系の回路部ａ1 にお
ける多数決回路３の出力は、自系（ａ1 ）の分周回路２
にフィードバックして、分周回路２の出力のパルス信号
を発信器１の原発振クロック単位で進み補正、又は遅れ
補正の制御を行うように作用する。
ける多数決回路３の出力は、自系（ａ1 ）の分周回路２
にフィードバックして、分周回路２の出力のパルス信号
を発信器１の原発振クロック単位で進み補正、又は遅れ
補正の制御を行うように作用する。
【０００７】また、自系の回路部ａ1 は、他系の回路部
ａ2 ，ａ3 の電圧を電圧監視回路４ａ，４ｂによりそれ
ぞれ監視し、監視電圧が一定以下になったとき、例えば
第２回路部ａ2 の定格電圧（例えば５Ｖ）が、所定値
（例えば、４，５Ｖ）以下になったときに、その第２回
路部ａ2 のパルス信号を無視して強制的に信号を「１」
として多数決に参加させるようにし、電圧低下時の異常
発振動作を無視できるようにしている。
ａ2 ，ａ3 の電圧を電圧監視回路４ａ，４ｂによりそれ
ぞれ監視し、監視電圧が一定以下になったとき、例えば
第２回路部ａ2 の定格電圧（例えば５Ｖ）が、所定値
（例えば、４，５Ｖ）以下になったときに、その第２回
路部ａ2 のパルス信号を無視して強制的に信号を「１」
として多数決に参加させるようにし、電圧低下時の異常
発振動作を無視できるようにしている。
【０００８】さらに、この時に、電圧監視回路４ａの出
力をクロック同期回路５ａでクロック同期させることに
より、パルス信号の波形割れが生じないようにしてい
る。
力をクロック同期回路５ａでクロック同期させることに
より、パルス信号の波形割れが生じないようにしてい
る。
【０００９】多数決回路３の出力（３ＭＨz ）は、倍周
回路８を介してＣＰＵ1 用のクロック信号に調整された
後、ＣＰＵ1 に供給される。他のＣＰＵ2 ，ＣＰＵ3 も
同様にして各回路部ａ2 ，ａ3 からそれぞれクロック信
号が供給される。したがって、３重系のＣＰＵ1 〜ＣＰ
Ｕ3 は、３重系の回路部ａ2 〜ａ3 からそれぞれクロッ
ク信号を得て駆動することが可能となる。
回路８を介してＣＰＵ1 用のクロック信号に調整された
後、ＣＰＵ1 に供給される。他のＣＰＵ2 ，ＣＰＵ3 も
同様にして各回路部ａ2 ，ａ3 からそれぞれクロック信
号が供給される。したがって、３重系のＣＰＵ1 〜ＣＰ
Ｕ3 は、３重系の回路部ａ2 〜ａ3 からそれぞれクロッ
ク信号を得て駆動することが可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のクロック信号発生装置は、同一電圧を２系でそれぞ
れ監視するようにしているので、２つの電圧監視回路の
監視レベルが同一でないと、一方は正常電圧として検出
し、他方は異常電圧として検出し、監視結果に不一致が
発生してしまうおそれがあった。
来のクロック信号発生装置は、同一電圧を２系でそれぞ
れ監視するようにしているので、２つの電圧監視回路の
監視レベルが同一でないと、一方は正常電圧として検出
し、他方は異常電圧として検出し、監視結果に不一致が
発生してしまうおそれがあった。
【００１１】上記図２を例に説明すると、第１回路部ａ
1 の電圧（図２Ａ，Ｂ参照）は、第２回路部ａ2 の電圧
監視回路４ｂ及び第３回路部ａ3 の電圧監視回路４ａで
それぞれ監視されていて、本来なら両電圧監視回路４
ｂ，４ａで同一監視結果が出力されるべきであるが、監
視レベルが不一致のときは、特に、所定電圧付近（上述
の例では４．５Ｖ付近）においては、一方の電圧監視回
路４ａは正常を検出しているにもかかわらず、他方の電
圧監視回路４ａ異常を検出してしまうのである。
1 の電圧（図２Ａ，Ｂ参照）は、第２回路部ａ2 の電圧
監視回路４ｂ及び第３回路部ａ3 の電圧監視回路４ａで
それぞれ監視されていて、本来なら両電圧監視回路４
ｂ，４ａで同一監視結果が出力されるべきであるが、監
視レベルが不一致のときは、特に、所定電圧付近（上述
の例では４．５Ｖ付近）においては、一方の電圧監視回
路４ａは正常を検出しているにもかかわらず、他方の電
圧監視回路４ａ異常を検出してしまうのである。
【００１２】上述のように、監視電圧に不一致が生じる
と、３重系のクロック補正が不調となり、正常系の多数
決結果に不一致が生じ、各ＣＰＵ1 〜ＣＰＵ3 に供給さ
れるクロック信号にズレが生じるためにＣＰＵ間でズレ
が発生して不一致状態となり、いわゆるふり子に引っか
かりＣＰＵ（マシン）がダウンしてしまうおそれがあ
る。
と、３重系のクロック補正が不調となり、正常系の多数
決結果に不一致が生じ、各ＣＰＵ1 〜ＣＰＵ3 に供給さ
れるクロック信号にズレが生じるためにＣＰＵ間でズレ
が発生して不一致状態となり、いわゆるふり子に引っか
かりＣＰＵ（マシン）がダウンしてしまうおそれがあ
る。
【００１３】３重系のクロック補正の不調原因について
さらに説明すると、正常と検出された系は、電圧低下系
のクロックを加えて多数決を作成し、異常と検知された
系は電圧低下系を強制的に信号「１」として多数決に加
えているため、多数決結果に相違が生じるのである。し
かも、この時、異常と検知された系が進み系の場合、自
系のクロックと多数決結果に相違がないために補正機能
が働かず、結果的にＣＰＵの稼動停止を招いてしまう。
さらに説明すると、正常と検出された系は、電圧低下系
のクロックを加えて多数決を作成し、異常と検知された
系は電圧低下系を強制的に信号「１」として多数決に加
えているため、多数決結果に相違が生じるのである。し
かも、この時、異常と検知された系が進み系の場合、自
系のクロックと多数決結果に相違がないために補正機能
が働かず、結果的にＣＰＵの稼動停止を招いてしまう。
【００１４】そこで、本発明は、上記欠点を除去するた
めになされたものであって、その目的は、電圧低下の系
が存在しても、正常な多数決結果の得られる３重系のク
ロック信号発生装置を提供することにある。
めになされたものであって、その目的は、電圧低下の系
が存在しても、正常な多数決結果の得られる３重系のク
ロック信号発生装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明に係るクロック信
号発生装置は、上記目的を達成するために、自系のクロ
ック信号及び他の２系のそれぞれのクロック信号を多数
決回路に入力し、その多数決回路から出力される多数決
結果のクロック信号を被クロック信号供給手段に送出す
るとともに、その多数決結果のクロック信号をフィード
バックしてその自系のクロック信号の進み、又は遅れを
制御する３重系のクロック信号発生装置において、前記
の２系のクロック信号は、上記他の２系のクロック信号
の出力電圧をそれぞれ監視する電圧監視回路の出力と、
上記他の２系のそれぞれのクロック信号の出力との論理
積で出力する、論理積回路を介して前記多数決回路に入
力することを特徴としている。
号発生装置は、上記目的を達成するために、自系のクロ
ック信号及び他の２系のそれぞれのクロック信号を多数
決回路に入力し、その多数決回路から出力される多数決
結果のクロック信号を被クロック信号供給手段に送出す
るとともに、その多数決結果のクロック信号をフィード
バックしてその自系のクロック信号の進み、又は遅れを
制御する３重系のクロック信号発生装置において、前記
の２系のクロック信号は、上記他の２系のクロック信号
の出力電圧をそれぞれ監視する電圧監視回路の出力と、
上記他の２系のそれぞれのクロック信号の出力との論理
積で出力する、論理積回路を介して前記多数決回路に入
力することを特徴としている。
【００１６】
【作用】上記構成において、他の２系のクロック信号
は、それぞれ論理積回路を介して多数決回路に入力され
る。したがって、上記他の２系のクロック信号は電圧低
下したときに入力されず、多数決回路には正常な系のク
ロック信号のみが入力される。
は、それぞれ論理積回路を介して多数決回路に入力され
る。したがって、上記他の２系のクロック信号は電圧低
下したときに入力されず、多数決回路には正常な系のク
ロック信号のみが入力される。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の一実施例に係るクロック信号発
生装置の概略構成を示すブロック図である。
する。図１は、本発明の一実施例に係るクロック信号発
生装置の概略構成を示すブロック図である。
【００１８】なお、上記図２で示した従来装置と同一構
成要素には、同一符号を用い、これら構成要素について
は、説明が重複するため新規な部分のみについて異なる
符号をつけて説明する。
成要素には、同一符号を用い、これら構成要素について
は、説明が重複するため新規な部分のみについて異なる
符号をつけて説明する。
【００１９】第１回路部ａ1 〜第３回路部ａ3 は、同一
構成であるので、以下、第１回路ａ1 を例に説明する。
構成であるので、以下、第１回路ａ1 を例に説明する。
【００２０】図中、１０ａ，１０ｂは論理積回路（以
下、ＡＮＤ回路という）であって、各クロック同期回路
５ａ，５ｂと多数決回路３との間にそれぞれ設けられて
いる。
下、ＡＮＤ回路という）であって、各クロック同期回路
５ａ，５ｂと多数決回路３との間にそれぞれ設けられて
いる。
【００２１】各ＡＮＤ回路１０ａ，１０ｂの一方の入力
端には、各クロック同期回路５ａ，５ｂの出力側がそれ
ぞれ接続されているとともに、他方の入力端には、他の
２系のクロック信号、つまり第２回路部ａ2 及び第３回
路ａ3 のクロック信号が入力されるように構成されてい
る。
端には、各クロック同期回路５ａ，５ｂの出力側がそれ
ぞれ接続されているとともに、他方の入力端には、他の
２系のクロック信号、つまり第２回路部ａ2 及び第３回
路ａ3 のクロック信号が入力されるように構成されてい
る。
【００２２】次に、本実施例装置の動作を説明する。な
お、各系は同一動作であるので、第１回路部ａ1 を例に
説明する。
お、各系は同一動作であるので、第１回路部ａ1 を例に
説明する。
【００２３】先ず、全ての系が正常な場合、多数決回路
３には、自系（ａ1 ）のクロック信号と他系（ａ1 ，ａ
3 ）のクロック信号が入力されて多数決処理されて、所
定のクロック信号（３ＭＨz ）が倍周回路８に出力され
るとともに、そのクロック信号が分周回路２にフィード
バックされて自系（ａ1 ）のクロック信号が、従来装置
と同様に補正される。
３には、自系（ａ1 ）のクロック信号と他系（ａ1 ，ａ
3 ）のクロック信号が入力されて多数決処理されて、所
定のクロック信号（３ＭＨz ）が倍周回路８に出力され
るとともに、そのクロック信号が分周回路２にフィード
バックされて自系（ａ1 ）のクロック信号が、従来装置
と同様に補正される。
【００２４】倍周回路８で所定のクロック信号（例えば
６ＭＨz ）に倍周処理されたクロック信号は、３重系の
ＣＰＵの一つのＣＰＵ1 （本発明の被クロック信号供給
手段に該当する。）に供給されて使用される。
６ＭＨz ）に倍周処理されたクロック信号は、３重系の
ＣＰＵの一つのＣＰＵ1 （本発明の被クロック信号供給
手段に該当する。）に供給されて使用される。
【００２５】さて、他の系のうち、第２の系（ａ2 ）の
クロック信号の電圧が所定値（例えば４．５Ｖ）以下に
低下したとする。この電圧低下は、第１回路部ａ1 の電
圧監視回路４ａにより検出される。したがって、電圧監
視回路４ａからはクロック同期回路５に信号が出力され
ず、このため、クロック同期回路５ａはＡＮＤ回路１０
ａの一方の入力端への出力を停止する。
クロック信号の電圧が所定値（例えば４．５Ｖ）以下に
低下したとする。この電圧低下は、第１回路部ａ1 の電
圧監視回路４ａにより検出される。したがって、電圧監
視回路４ａからはクロック同期回路５に信号が出力され
ず、このため、クロック同期回路５ａはＡＮＤ回路１０
ａの一方の入力端への出力を停止する。
【００２６】ＡＮＤ回路１０ａは、一方の入力端への出
力の停止により、多数決回路３への第２の系（ａ2 ）か
らのクロック信号の出力を停止する。このため、多数決
回路３は、正常な自系（ａ1 ）と第３の系（ａ3 ）との
クロック信号を基に所定のクロック信号を生成させて倍
周回路８及び分周回路２に送出する。
力の停止により、多数決回路３への第２の系（ａ2 ）か
らのクロック信号の出力を停止する。このため、多数決
回路３は、正常な自系（ａ1 ）と第３の系（ａ3 ）との
クロック信号を基に所定のクロック信号を生成させて倍
周回路８及び分周回路２に送出する。
【００２７】したがって、本実施例装置によれば、多数
決回路３は、正常な系のみのクロック信号を入力して多
数決処理してクロック信号を生成するので、電圧低下の
系が出現しても補正は正確に行われ、ＣＰＵ1 〜ＣＰＵ
3 がダウンするという不都合は防止される。
決回路３は、正常な系のみのクロック信号を入力して多
数決処理してクロック信号を生成するので、電圧低下の
系が出現しても補正は正確に行われ、ＣＰＵ1 〜ＣＰＵ
3 がダウンするという不都合は防止される。
【００２８】
【発明の効果】本発明に係るクロック信号発生装置は、
自系の多数決回路に入力する他の２系のクロック信号
は、他の２系のクロック信号の出力電圧をそれぞれ監視
する電圧監視回路の出力と、他の２系のそれぞれのクロ
ック信号の出力との論理積で出力する、ＡＮＤ回路を介
して行うので、正常なクロック信号のみを基に多数決処
理することができる。したがって、自系のクロック信号
の補正は、正確に行われるとともに、被クロック信号供
給手段がダウンするという不都合を防止することができ
る。
自系の多数決回路に入力する他の２系のクロック信号
は、他の２系のクロック信号の出力電圧をそれぞれ監視
する電圧監視回路の出力と、他の２系のそれぞれのクロ
ック信号の出力との論理積で出力する、ＡＮＤ回路を介
して行うので、正常なクロック信号のみを基に多数決処
理することができる。したがって、自系のクロック信号
の補正は、正確に行われるとともに、被クロック信号供
給手段がダウンするという不都合を防止することができ
る。
【図１】本発明の一実施例装置の概略構成を示すブロッ
ク図である。
ク図である。
【図２】従来装置の概略構成を示すブロック図である。
１ 発振器 ２ 分周回路 ３ 多数決回路 ４ａ，４ｂ 電圧監視回路 ５ａ，５ｂ クロック周期回路 ８ 倍周回路 １０ａ，１０ｂ 論理積回路（ＡＮＤ回路） ＣＰＵ 演算処理部（被クロック信号供給手段）
Claims (1)
- 【請求項１】 自系のクロック信号及び他の２系のそれ
ぞれのクロック信号を多数決回路に入力し、その多数決
回路から出力される多数決結果のクロック信号を被クロ
ック信号供給手段に送出するとともに、その多数決結果
のクロック信号をフィードバックしてその自系のクロッ
ク信号の進み、又は遅れを制御する３重系のクロック信
号発生装置において、 前記他の２系のクロック信号は、上記他の２系のクロッ
ク信号の出力電圧をそれぞれ監視する電圧監視回路の出
力と、上記他の２系のそれぞれのクロック信号の出力と
の論理積で出力する、論理積回路を介して前記多数決回
路に入力することを特徴とするクロック信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167535A JPH072110A (ja) | 1993-06-14 | 1993-06-14 | クロック信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167535A JPH072110A (ja) | 1993-06-14 | 1993-06-14 | クロック信号発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH072110A true JPH072110A (ja) | 1995-01-06 |
Family
ID=15851502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5167535A Pending JPH072110A (ja) | 1993-06-14 | 1993-06-14 | クロック信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH072110A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019217977A (ja) * | 2018-06-21 | 2019-12-26 | 株式会社日立製作所 | 電子連動装置、電子連動システム、及び異常検出方法 |
-
1993
- 1993-06-14 JP JP5167535A patent/JPH072110A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019217977A (ja) * | 2018-06-21 | 2019-12-26 | 株式会社日立製作所 | 電子連動装置、電子連動システム、及び異常検出方法 |
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