JPS61120247A - 制御装置の暴走検出装置 - Google Patents
制御装置の暴走検出装置Info
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- JPS61120247A JPS61120247A JP59240433A JP24043384A JPS61120247A JP S61120247 A JPS61120247 A JP S61120247A JP 59240433 A JP59240433 A JP 59240433A JP 24043384 A JP24043384 A JP 24043384A JP S61120247 A JPS61120247 A JP S61120247A
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- G—PHYSICS
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- Testing And Monitoring For Control Systems (AREA)
- Safety Devices In Control Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
＊′塁四紳 ヴスｋｅｙ−ソゾユーｌシ田１八で、シス
テムを制御する制御装置において、該制御装置に異常が
生じたとき、これを検出するのに好適な暴走検出装置に
関する。
テムを制御する制御装置において、該制御装置に異常が
生じたとき、これを検出するのに好適な暴走検出装置に
関する。
−ｆｆＫマイクロコンピュータ応用システムは、第１図
のように構成される。３はシステム全体の処理頴序を記
憶したシステムズａグラム用ＲＯ緘２は上記ＲＯＭ３の
記憶内容に従って演算処理、制御を行う中央演算処理部
（以下ＣＰＵと称する）、４は演算・制御時のワーキン
グあるいは各種データを収納する記憶部としてのＲＡＭ
、 ５は内外からの信号を取込む入力部、６はＣＰＵ２
での演算結果等を出力する出力部、１は上記各部分で構
成される制御装置である。７は制御装置ｌｌと外部を接
続するインターフェース、８はフタ−フェース７を介し
出力部６の出力信号を受けて制御される負荷である。
のように構成される。３はシステム全体の処理頴序を記
憶したシステムズａグラム用ＲＯ緘２は上記ＲＯＭ３の
記憶内容に従って演算処理、制御を行う中央演算処理部
（以下ＣＰＵと称する）、４は演算・制御時のワーキン
グあるいは各種データを収納する記憶部としてのＲＡＭ
、 ５は内外からの信号を取込む入力部、６はＣＰＵ２
での演算結果等を出力する出力部、１は上記各部分で構
成される制御装置である。７は制御装置ｌｌと外部を接
続するインターフェース、８はフタ−フェース７を介し
出力部６の出力信号を受けて制御される負荷である。
このように構成されたシステムでは正常動作中に強力な
外乱ノイズ、構成部品の故障等によりＣＰＵ２の制御が
不能（以下暴走と称する）となった場合、出力部６から
ランダムな出力信号が発生する。
外乱ノイズ、構成部品の故障等によりＣＰＵ２の制御が
不能（以下暴走と称する）となった場合、出力部６から
ランダムな出力信号が発生する。
負荷によっては安全上問題のある動作を起す場合があり
、特に負荷としてモータ、ソレノイド等を接続し、工作
機械、コンベア、自動組立機等を制御する場合その危険
度はきわめて大きい。
、特に負荷としてモータ、ソレノイド等を接続し、工作
機械、コンベア、自動組立機等を制御する場合その危険
度はきわめて大きい。
そこで、従来はシステム規模に応じた各種の安全対策を
施している。監視タイマ（ウォッチドッグタイマ）方式
もその１つである。
施している。監視タイマ（ウォッチドッグタイマ）方式
もその１つである。
第２図に示すものは監視タイマ（ウォッチドッグタイマ
）方式である。これはＣＰＵ２が正常動作しているとき
所定の演算処理の前後に第３図に示すようなパルス（へ
）を発生し、これの発生したときから時間ａの長さの信
号←）ｔ−パルス発生部２１から発生するようＫし、さ
らに信号←）の発生している間はラッチ部ｎのラッチ動
作を停止させ、ラッチ部乙の入力にはクロック発生部ｎ
から周期すの信号ｅうを加えるように構成されている（
＆〉ｂと設定する）。そして、ＣＰＵ２が異常になると
、システムに暴走が発生し、所定の演算がいつまでも終
了しないので、信号０）が発生しなくなり、次いで信号
（ロ）も発生しなくなる。従ってラッチ部るが動作して
信号ぐ→の立上シタイミ／グで異常検知信号に）が発生
する。
）方式である。これはＣＰＵ２が正常動作しているとき
所定の演算処理の前後に第３図に示すようなパルス（へ
）を発生し、これの発生したときから時間ａの長さの信
号←）ｔ−パルス発生部２１から発生するようＫし、さ
らに信号←）の発生している間はラッチ部ｎのラッチ動
作を停止させ、ラッチ部乙の入力にはクロック発生部ｎ
から周期すの信号ｅうを加えるように構成されている（
＆〉ｂと設定する）。そして、ＣＰＵ２が異常になると
、システムに暴走が発生し、所定の演算がいつまでも終
了しないので、信号０）が発生しなくなり、次いで信号
（ロ）も発生しなくなる。従ってラッチ部るが動作して
信号ぐ→の立上シタイミ／グで異常検知信号に）が発生
する。
即ち、ＣＰＵ２の異常時には第３図の破線に示すよりに
、発生すべきパルス０）が発生しないことになる。これ
により、ラッチ部乙の停止が解除となシ、その解除後の
最初の信号ｐ’にラッチしてしまうので、ラッチ部るか
ら異常信号に）が発生する。
、発生すべきパルス０）が発生しないことになる。これ
により、ラッチ部乙の停止が解除となシ、その解除後の
最初の信号ｐ’にラッチしてしまうので、ラッチ部るか
ら異常信号に）が発生する。
その結果、異常処理を行うことによシ、システムの暴走
に対処するように構成している。
に対処するように構成している。
しかし、上記従来例は、ＣＰＵ２の異常を検出する九め
、パルス発生部２１、クロック発生部ｎ１ラッチ部乙の
回路構成を必要とする上、該回路構成が複雑であシ、ま
た各信号発生部のタイミング調整が必要となって、ハー
ド・ソフトの両面にわたって異常検知対策を施すことが
余儀なくされ、従って、経済性においてきわめて不利で
あった。
、パルス発生部２１、クロック発生部ｎ１ラッチ部乙の
回路構成を必要とする上、該回路構成が複雑であシ、ま
た各信号発生部のタイミング調整が必要となって、ハー
ド・ソフトの両面にわたって異常検知対策を施すことが
余儀なくされ、従って、経済性においてきわめて不利で
あった。
本発明は、上記し苑従来の不具合に鑑み、既存の回路を
利用し、その回路とソフトの追加とによりて中央演算処
理部の異常を簡単かつ確実に検出することができるよう
にした制御装置の暴走検出装置管提供せんとするもので
ある。
利用し、その回路とソフトの追加とによりて中央演算処
理部の異常を簡単かつ確実に検出することができるよう
にした制御装置の暴走検出装置管提供せんとするもので
ある。
本発明は、中央演算処理部への割込み信号発生回路をハ
ードで構成した。このため、割込み信号はシステムの暴
走と無関係に必ず一定周期で発生する。従って、例えシ
ステムが暴走状態であっても、割込み信号が印加される
と、割込み処理ルーチンに入る事になる。そこで、中央
演算処理部に一定時間毎に割込み信号を印加し、該割込
み信号によって割込み処理ルーチンが動作する。該割込
み処理ルーチンの動作によって中央演算処理部の本来の
演算処理の足跡から暴走状態を検出することができ、こ
れによって前記の目的を達成できたものである。
ードで構成した。このため、割込み信号はシステムの暴
走と無関係に必ず一定周期で発生する。従って、例えシ
ステムが暴走状態であっても、割込み信号が印加される
と、割込み処理ルーチンに入る事になる。そこで、中央
演算処理部に一定時間毎に割込み信号を印加し、該割込
み信号によって割込み処理ルーチンが動作する。該割込
み処理ルーチンの動作によって中央演算処理部の本来の
演算処理の足跡から暴走状態を検出することができ、こ
れによって前記の目的を達成できたものである。
以下、本発明の実施の一例を第４図乃至第６図について
説明する。第４図乃至第６図は本発明にＰ ：Ｌ ４
１１１１割＃香小見キ掩出状苦小−宏添砿１シ云 １，
６同図において従来例と同一符号のものは同じものを表
わしている。
説明する。第４図乃至第６図は本発明にＰ ：Ｌ ４
１１１１割＃香小見キ掩出状苦小−宏添砿１シ云 １，
６同図において従来例と同一符号のものは同じものを表
わしている。
第４図は割込信号回路を示している。即ち、発振器３１
の出力側に分周器！の入力側が接続され、分周器３２の
出力側が中央演算処理部２の割込入力側に接続されてい
る。そして、発振器３１が基本クロックを発生し、該基
本タロツクを分周器３２が分周することによってその一
定同期単位のクロックを中央演算処理部２に出力してい
る。分局器３２の゛クロック出力は、タイマー演算の基
本ノ（ルスとして使用しているものであって、本実施例
ではそのパルスを中央演算処理部２への割込信号として
利用する。
の出力側に分周器！の入力側が接続され、分周器３２の
出力側が中央演算処理部２の割込入力側に接続されてい
る。そして、発振器３１が基本クロックを発生し、該基
本タロツクを分周器３２が分周することによってその一
定同期単位のクロックを中央演算処理部２に出力してい
る。分局器３２の゛クロック出力は、タイマー演算の基
本ノ（ルスとして使用しているものであって、本実施例
ではそのパルスを中央演算処理部２への割込信号として
利用する。
一方、前記中央演算処理部（以下、ＣＰＵと称する）２
は、第５図に示すように、一連の演算を処理した（ステ
ップ５１）後、その演算処理が正常に行われたことを表
わす正常フラグ１２ｔ−セットすることができるように
なっている（ステップ５２）。
は、第５図に示すように、一連の演算を処理した（ステ
ップ５１）後、その演算処理が正常に行われたことを表
わす正常フラグ１２ｔ−セットすることができるように
なっている（ステップ５２）。
該正常フラグ１２は、一連の演算処理毎にセットされる
。従って、一連の演算処理が正常であれば、正常フラグ
１２がセットされ、それら一連の動作が繰シ返される。
。従って、一連の演算処理が正常であれば、正常フラグ
１２がセットされ、それら一連の動作が繰シ返される。
なお、一連の演算処理が正常に行われなかった場合、本
例では正常フラグ１２がセットされず、何の表示もしな
いようにしているが、例えば異常フラグをセットするよ
うＫしても良い。
例では正常フラグ１２がセットされず、何の表示もしな
いようにしているが、例えば異常フラグをセットするよ
うＫしても良い。
そして、一連の演算処理が行われ、かつ正常フラグがセ
ットされ九とき、前記分局器部からの割込み信号が中央
演算処理部２に印加されるようになっている。そのため
、割込み信号の周期は、演算処理と正常フラグのセット
とからなる一連の動作の周期よシ大きめに設定されてい
る。
ットされ九とき、前記分局器部からの割込み信号が中央
演算処理部２に印加されるようになっている。そのため
、割込み信号の周期は、演算処理と正常フラグのセット
とからなる一連の動作の周期よシ大きめに設定されてい
る。
また中央演算処理部２には、第６図に示すように割込み
信号が入力されたとき（ステップ６１）、割込み処理ル
ーチンが動作して割込み処理を実行する。即ち、割込み
処理は、割込み信号の入方時、正常フラグ１２がセット
されているか否かをチェックする（ステップ６２）。そ
の際、正常フラグ１２がセットされている場合には中央
演算処理部２を正常と見なして正常フックｎをリセット
させ（ステップ６３）、かつ正常７ラグ１２がセットさ
れていない場合には中央演算処理部２を異常と見なして
異常処理を実行する（ステップ６５）ように構成されて
いる。異常処理の内容としては、例えば制御装置の稼動
を停止させる方法があシ、予め設定されている。
信号が入力されたとき（ステップ６１）、割込み処理ル
ーチンが動作して割込み処理を実行する。即ち、割込み
処理は、割込み信号の入方時、正常フラグ１２がセット
されているか否かをチェックする（ステップ６２）。そ
の際、正常フラグ１２がセットされている場合には中央
演算処理部２を正常と見なして正常フックｎをリセット
させ（ステップ６３）、かつ正常７ラグ１２がセットさ
れていない場合には中央演算処理部２を異常と見なして
異常処理を実行する（ステップ６５）ように構成されて
いる。異常処理の内容としては、例えば制御装置の稼動
を停止させる方法があシ、予め設定されている。
次に、実施例の暴走検出装置の動作を詳細に説明する。
中央演算処理部２の動作時、一連の演算処理が正常に行
われた後、正常フラグ１２がセットされ、この動作が繰
ル返される（ステップｓｉ 、 ５２ ）。そのとき、
割込み信号が中央演算処理装置に印加されると、該中央
演算処理部２はハード的に通常の処理を中断し、割込み
処理を行う（ステップ６１）。
われた後、正常フラグ１２がセットされ、この動作が繰
ル返される（ステップｓｉ 、 ５２ ）。そのとき、
割込み信号が中央演算処理装置に印加されると、該中央
演算処理部２はハード的に通常の処理を中断し、割込み
処理を行う（ステップ６１）。
割込み処理は、正常フラグをチェックし、該フラグが立
っていることがわかると、正常動作が行われていること
を確認できる。そして、正常動作確認後は、次の監視の
ために、前記正常フラグ１２をリセットして割込み処理
を終了しくステップ６３）、通常の処理に戻る（ステッ
プ６４）。
っていることがわかると、正常動作が行われていること
を確認できる。そして、正常動作確認後は、次の監視の
ために、前記正常フラグ１２をリセットして割込み処理
を終了しくステップ６３）、通常の処理に戻る（ステッ
プ６４）。
一方、一連の演算処理が正常に行われなかった場合、正
常フラグ１２がセットされない。しかし、割込み信号が
印加されると、ハード的に割込み処理に移るので、割込
み処理は、正しく行われる。
常フラグ１２がセットされない。しかし、割込み信号が
印加されると、ハード的に割込み処理に移るので、割込
み処理は、正しく行われる。
即ち、正常フラグ１２のチェックによりて該７ラグ１２
がリセットされたままの状態となっていることがわかる
ので、中央演算処理部２の異常全確実に検出することが
でき、異常処理が実行される（ステップ６５）。
がリセットされたままの状態となっていることがわかる
ので、中央演算処理部２の異常全確実に検出することが
でき、異常処理が実行される（ステップ６５）。
なお、１割込み周期内で一連の演算処理と正常プラク１
２０セツトとｔ−終了させたが、場合によっては１割込
み周期内で二回以上の一連の演算処理が終了することも
ある。その場合には、−回目の一連の演算処理終了によ
って正常フラグがセットされたとき、その正常フラグを
二回目の演算処理終了後まで保持し、その二回目の演算
処理終了後にフラ、グを更新することになる。勿論、異
常であれば正常フラグはセットしない。
２０セツトとｔ−終了させたが、場合によっては１割込
み周期内で二回以上の一連の演算処理が終了することも
ある。その場合には、−回目の一連の演算処理終了によ
って正常フラグがセットされたとき、その正常フラグを
二回目の演算処理終了後まで保持し、その二回目の演算
処理終了後にフラ、グを更新することになる。勿論、異
常であれば正常フラグはセットしない。
このように、割込み信号として、発振器３１、分局器３
２を利用し、しかも発振器３１ｔ−ＣＰＵの基本タロツ
ク発生用として用いであるので、付加すべきハードを分
局器３２のみで済ませることができる。
２を利用し、しかも発振器３１ｔ−ＣＰＵの基本タロツ
ク発生用として用いであるので、付加すべきハードを分
局器３２のみで済ませることができる。
また、正常フラグ化のセット及び割込み後の正常フラグ
１２のリセットを、簡単なソフトで実現できる。従って
、複雑な回路構成を用いた従来と比較すると、ハードと
ソフトとの追加を簡素化することができる。
１２のリセットを、簡単なソフトで実現できる。従って
、複雑な回路構成を用いた従来と比較すると、ハードと
ソフトとの追加を簡素化することができる。
なお、発振器３１．分周器部の代シに、該分周期３２と
同一周期のクロックを出力する発掘器ｔ″設けても良い
。
同一周期のクロックを出力する発掘器ｔ″設けても良い
。
以上の実施例よシ明らかなように、本発明は、既存の回
路を利用し、その回路とソフト追加とによって中央演算
処理部の異常を確実に検出できるように構成したので、
異常時にはシステムが暴走するのを未然に防ぐことがで
きると共に、経済的にも優れた暴走検出装置を提供でき
る利点がある。
路を利用し、その回路とソフト追加とによって中央演算
処理部の異常を確実に検出できるように構成したので、
異常時にはシステムが暴走するのを未然に防ぐことがで
きると共に、経済的にも優れた暴走検出装置を提供でき
る利点がある。
第１図は制御装置を示すブロック図、第２図は従来の監
視タイマの一構成例を示すブロック図、第３図は従来の
監視タイマのタイムチャート、第４図乃至第６図は本発
明による制御装置の暴走検出装置の一実施例を示し、第
４囚は割込み信号発生回路図、第５図は中央演算処理装
置における通常処理のフローチャート、第６図は同じく
割込み処理のフローチャートである。 １・・・制御装置、２・・・中央演算処理部、３・・・
ＲＯＭ。 ４・・・ＲＡＭ、 ５・・・入力部、６・・・出力部、
ｌＯ・・・発振器、１１・・・分局器、１２・・・正常
フラグ。 代理人 弁理士 秋 本 正 実 第１図 第２図 第３図 第５図
視タイマの一構成例を示すブロック図、第３図は従来の
監視タイマのタイムチャート、第４図乃至第６図は本発
明による制御装置の暴走検出装置の一実施例を示し、第
４囚は割込み信号発生回路図、第５図は中央演算処理装
置における通常処理のフローチャート、第６図は同じく
割込み処理のフローチャートである。 １・・・制御装置、２・・・中央演算処理部、３・・・
ＲＯＭ。 ４・・・ＲＡＭ、 ５・・・入力部、６・・・出力部、
ｌＯ・・・発振器、１１・・・分局器、１２・・・正常
フラグ。 代理人 弁理士 秋 本 正 実 第１図 第２図 第３図 第５図
Claims (1)
- 演算処理内容及びデータを記憶する記憶部と、該記憶部
の内容に従つて演算処理を行う中央演算処理部と、デー
タの取込み及びデータの送付を行う入出力部とを有する
制御装置の暴走検出装置において、外部からの一定周期
単位のクロック出力を前記中央演算処理部への割込信号
として印加する手段を設け、一方、中央演算処理部には
一連の演算処理毎にその演算処理が正常に実行されたと
きに正常フラグをセットする第１の手段を設けると共に
、前記割込信号の入力時に、前記正常フラグチェックし
て、正常フラグのセットの可否に応じて正常フラグのリ
セット及び異常処理を実行する第２の手段を設けたこと
を特徴とする制御装置の暴走検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240433A JPS61120247A (ja) | 1984-11-16 | 1984-11-16 | 制御装置の暴走検出装置 |
| US06/797,894 US4710928A (en) | 1984-11-16 | 1985-11-14 | Method and apparatus for detecting the uncontrollable operation of a control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240433A JPS61120247A (ja) | 1984-11-16 | 1984-11-16 | 制御装置の暴走検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120247A true JPS61120247A (ja) | 1986-06-07 |
| JPH0584531B2 JPH0584531B2 (ja) | 1993-12-02 |
Family
ID=17059416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240433A Granted JPS61120247A (ja) | 1984-11-16 | 1984-11-16 | 制御装置の暴走検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4710928A (ja) |
| JP (1) | JPS61120247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278551A (ja) * | 2007-04-25 | 2008-11-13 | Toyota Motor Corp | ステータコアおよびモータ |
Families Citing this family (4)
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| US4831868A (en) * | 1988-03-17 | 1989-05-23 | Sumitomo Electric Industries, Ltd. | Method for establishing link between vehicle-mounted electronic control unit and testing device |
| US4982404A (en) * | 1988-10-12 | 1991-01-01 | American Standard Inc. | Method and apparatus for insuring operation of a multiple part system controller |
| US5048017A (en) * | 1988-12-29 | 1991-09-10 | Breneman Brian H | Watchdog timer |
| CN101976217B (zh) * | 2010-10-29 | 2014-06-04 | 中兴通讯股份有限公司 | 网络处理器异常检测方法及系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592053A (en) * | 1982-02-19 | 1986-05-27 | Omron Tateisi Electronics Co. | Programmable controller |
| JPS59216256A (ja) * | 1983-05-24 | 1984-12-06 | Iwatsu Electric Co Ltd | マイクロプロセツサの動作解析装置 |
| US4594685A (en) * | 1983-06-24 | 1986-06-10 | General Signal Corporation | Watchdog timer |
| US4598355A (en) * | 1983-10-27 | 1986-07-01 | Sundstrand Corporation | Fault tolerant controller |
| US4570261A (en) * | 1983-12-09 | 1986-02-11 | Motorola, Inc. | Distributed fault isolation and recovery system and method |
| US4586179A (en) * | 1983-12-09 | 1986-04-29 | Zenith Electronics Corporation | Microprocessor reset with power level detection and watchdog timer |
| US4618953A (en) * | 1984-05-01 | 1986-10-21 | Pitney Bowes Inc. | Watchdog circuit |
-
1984
- 1984-11-16 JP JP59240433A patent/JPS61120247A/ja active Granted
-
1985
- 1985-11-14 US US06/797,894 patent/US4710928A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278551A (ja) * | 2007-04-25 | 2008-11-13 | Toyota Motor Corp | ステータコアおよびモータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4710928A (en) | 1987-12-01 |
| JPH0584531B2 (ja) | 1993-12-02 |
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