JPH0720920Y2 - Ｉｃパツケ−ジ - Google Patents

Description

【考案の詳細な説明】 （１） 考案の属する技術分野 本考案はICチップを搭載し外部接続端子を備えた高周波
領域で適用できるICパッケージに関するものである。

（２） 従来の技術とその問題点 従来よく用いられている例えばチップキャリアパッケー
ジの如きセラミックパッケージは、1GHz以上の高い周波
数では端子間アイソレーションが30〜40dB以下と劣化
し、高利得，広帯域増幅回路ICの実装には適用できな
い。このため、本願考案者等はセラミックをベースに
し、端子間のアイソレーションを改善したパッケージを
先に提案した（特願昭61-136027号）。

第１図は先願の考案に基づき改良したもので、チップ搭
載部を金属材料で構成し、端子間にICチップ搭載部と同
電位の接地線を挟み込みアイソレーション特性を改善し
たICパッケージの構造図であり、ふたを取り外した時の
上面図，側面図，断面図を示したものである。斜線の領
域は良導体の金属材料で構成され、その他の部分は誘電
体材料により構成されている。１は入出力の信号端子、
２は電源供給用端子、３はICチップ搭載部を示す。

第２図はこのパッケージを使用する際の組み立て方を示
す図で、４はICチップ、５はコンデンサ、６は金属材料
のふたである。ICチップ４をパッケージ中央の凹部に搭
載し、ICチップ４と入出力端子１及び電源供給端子２の
各々とをボンディングワイヤで接続し、シールド効果を
高めるため金属材料のふた６を施し使用する。コンデン
サ５は電源端子を交流的に接地するためのものである。
このような従来のパッケージの主な特徴は、入出力信
号端子１より中央のICチップ搭載部３へ施されたライン
を分布定数線路としICチップ４とのインピーダンス整合
を図っていること、中央部のICチップ搭載部３を凹構
造とすることにより、ICチップ４とパッケージを接続す
るボンディングワイヤを短くすることができ、そのイン
ダクタンスの影響を小さく押さえられること、ICチッ
プ搭載部３を金属とし裏面より接地を取る構成とし、IC
チップ搭載部３の接地の強化と熱抵抗の低減を実現して
いること、及び端子間に接地線が挿入されているた
め、端子間のアイソレーションの改善を施していること
である。この従来のパッケージは、外寸10mm角程度のも
ので、数GHzまでの高速動作をするICチップ４の搭載に
有効である。しかし、さらに高速で動作するICを実装す
るには、入出力信号端子１間の容量性結合によるアイソ
レーション劣化の低減及びボンディングワイヤのインダ
クタンスと電源供給用ラインのインダクタンスの値を小
さくしなければならない問題がある。

第３図は、このパッケージのアイソレーション特性例で
あり、5.7GHzで共振特性が生じている。この原因は、パ
ッケージ内の誘電体内部の共振等が考えられる。このよ
うなパッケージに、例えば、利得30dB,帯域6GHz以上の
増幅回路ICチップを搭載すると発振等の不安定動作を生
じてしまい、増幅回路として使用できなくなってしま
う。

第４図は、第１図のｂ−ｂ′線に沿う断面図（ａ）とそ
の等価回路（ｂ）を示したもので、ボンディングワイヤ
７のインダクタンスLwと電源供給用端子２部分での寄生
インダクタンスLlがコンデンサ５の容量Ｃを介して交流
的に接地される構成となっている。電源供給用ラインの
インダクタンスとしてはＬ＝Ll＋Lwが付加する。

第５図は、帯域1.5GHzの増幅回路ICにおいて、電源供給
用ラインでのインダクタンスの影響を算出した例であ
る。横軸は周波数、たて軸は利得である。インダクタン
スＬ（＝Ll＋Lw）の値が＝0,＝0.5nH,＝1.0nH,
＝1.5nH,＝2.0nHのように大きくなるに従い、過剰の
ピーキングが生じ、動作が不安定になることが判る。ボ
ンディングワイヤのインダクタンスLwは1mm当り約0.7nH
であり、パッケージラインのインダクタンスLlは２〜3n
H以上つくことが通常であるため、安定動作は期待でき
ない。

（３） 考案の目的 本考案の目的は、入出力信号端子間の容量性結合及び電
源供給部分での寄生のインダクタンスを低減し、高速IC
チップを搭載しても高速動作を劣化させないICパッケー
ジを提供することにある。

（４） 考案の構成 （４−１） 考案の特徴と従来の技術との差異 この目的を達成するために、本考案によるICパッケージ
は、中央部にICチップを搭載するための凹構造のICチッ
プ搭載部を有するパッケージ本体と該パッケージ本体の
蓋を具備するICパッケージにおいて、 前記パッケージ本体は金属材料で構成され、前記ICチッ
プ搭載部の両側に単数あるいは複数の容量素子が搭載さ
れ、また、少なくとも１つの信号配線パタンを搭載する
第１の埋め込み誘電体が該パッケージ本体の周辺に単数
または複数配置され、さらに単数あるいは複数の電源供
給用端子が該パッケージ本体の周辺に配置された単数あ
るいは複数の前記第１の埋め込み誘電体と独立した第２
の埋め込み誘電体上に構成され、該ICチップの各信号配
線端子と該第１の埋め込み誘電体上の前記信号配線パタ
ンとはボンディングワイヤで相互接続され、該ICチップ
の各電源供給用端子と該単数あるいは複数の容量素子と
はボンディングワイヤで相互接続され、該容量素子とパ
ッケージ本体の周辺に配置された該各電源供給用端子と
はボンディングワイヤで相互接続され、前記単数または
複数の容量素子は単一の高誘電率基板上に搭載された複
数に分割された金属パタンにより構成されたことを特徴
とする構成を有している。

従来のパッケージとは大部分が金属で構成され、パッケ
ージ外周部の信号配線と電力供給線とが各々独立した第
1,第２の埋め込み誘電体上に形成されており、かつ、大
容量コンデンサを内蔵している点が異なる。

（４−２） 実施例 第６図は、本考案のICパッケージのふたと内部に実装す
る大容量素子を除いた時の構造図であって、上面図，側
面図，断面図を示したものである。斜線の領域は良導体
の金属材料で構成され、その他の部分は誘電体材料によ
り構成されている。１は入出力の信号端子、２は電源供
給用端子、３は凹構造のICチップ搭載部、10は大容量コ
ンデンサ搭載部、11はIC接地用金属ポストである。従っ
て、パッケージ外周部では信号配線と電力供給線とが、
各々独立した第1,第２の埋め込み誘電体上に形成されて
いることになる。

第７図は本考案のICパッケージ４を使用する際の組み立
て方を示す図で、４はICチップ、５′は大容量コンデン
サ、６は金属材料のふたである。ICチップをパッケージ
中央の凹構造のICチップ搭載部３に、表面にパタンを施
した大容量コンデンサ５′を入出力信号端子１を結ぶ線
の両側の対称位置にある大容量コンデンサ搭載部（凹
部）10に搭載し、ICチップ４内の入出力信号端子と入出
力端子１からのラインをボンディングワイヤで接続し、
ICチップ４内の電源供給用端子と大容量コンデンサ５′
をボンディングワイヤで接続する。さらに大容量コンデ
ンサ５′と電源供給用端子２もボンディングワイヤで接
続し、シールド効果を高めるため金属材料のふた６を施
し使用する。中央部分の凹構造のICチップ搭載部３の周
囲に埋込み誘電体ライン12を、パッケージ周辺に埋め込
み誘電体12′を配置し、それぞれ誘電体12,12′の中央
にICチップ搭載面と平行に信号配線１及び電源供給用配
線２を施し、信号配線１は下部の誘電体と共に中央のIC
チップ搭載部３まで伸ばし、ICチップ搭載部３と電源供
給用端子２間に容量素子５′を搭載する。

本考案パッケージの主な特徴は、次の通りである。

入出力信号端子１より中央のICチップ搭載部３へ施
されたラインを分布定数線路としICチップ４とのインダ
クタンス整合を図っている。

中央部のICチップ搭載部３を入出力信号ラインを施
した面より低くし、ICチップ４の表面と入出力信号ライ
ンの面の高さを同じとすることによりボンディングワイ
ヤの長さを短くすることができ、そのインダクタンスの
影響を小さく押さえられる。ICチップ４と大容量コンデ
ンサ５′の接続についても同様である。

パッケージの大部分を金属材料で構成しているた
め、入出力端子１間の容量性結合によるアイソレーショ
ン劣化が小さく、第１図に示す従来のパッケージのよう
に、誘電体内の共振による入出力端子間のアイソレーシ
ョン劣化はない。

大部分が金属材料で構成されていることから放熱特
性が良い。

ICチップ４近傍に大容量としてパッケージ内に搭載
可能な広い面積の高誘電率の基板状容量素子を用い、さ
らにこの容量基板上にICチップ４及び電源供給端子２か
らのボンディングワイヤの距離をできるだけ短くできる
ように金属材料パタンを構成することによって無駄なく
大容量を得られ、従来のパッケージのようにパッケージ
の電源供給用ラインのインダクタンスLlの影響を受ける
ことなく、またボンディングワイヤのインダクタンスLw
の値を小さくしてICチップの交流接地を得ることができ
る。

第１図は従来パッケージと比較して，の特性が優れ
ている。

第８図は、本考案のパッケージと従来のパッケージのア
イソレーション特性を比較した図で、横軸は周波数、た
て軸はアイソレーションを示す。Ｉで示す従来回路に比
べ本発明のパッケージは、IIで示すように帯域10GHzに
亘って25dB以上のアイソレーションが確保されている事
がわかる。試作した本考案パッケージは、外寸15mm×15
mm、チップ搭載部が2mm×3mmで内部に実装した大容量コ
ンデンサ５′には、比誘電率3000,厚さ0.2mmの単一の高
誘電体基板を用い、その上に領域を３分割した金属材料
パタンを形成し、それぞれの領域をそれぞれ異なる電源
供給用配線２に接続し、一つの電極端子当り約1000pFを
実現している。

第９図は第６図のｂ−ｂ′間の断面図（ａ）とその等価
回路（ｂ）を示したもので、ICチップ４からの電源端子
２は、ボンディングワイヤ７のインダクタンス７′とパ
ッケージ内の大容量コンデンサ５′を介して交流的に接
地されている。従来のパッケージに比べ、パッケージの
電源供給用ライン２のインダクタンスLlの影響がなく、
ボンディングワイヤ７のインダクタンス（７′）Lwの影
響のみですむ。さらにLwの低減は、ICチップ近傍に金属
パタンを施した大容量素子を用いることにより可能であ
る。ボンディングワイヤ７のインダクタンス７′は1mm
当り0.7nH程度であるので、第５図で示したインダクタ
ンスの影響を小さくすることができる。なお、本実施例
では高誘電体基板及び誘電体ラインが２の場合を説明し
たが単数でもよく、２以外の複数でもよい。

（５） 考案の効果 以上説明したように、本考案は、パッケージの大部分が
金属材料で構成され、かつパタンを構成した大容量コン
デンサを内蔵していることから、ICパッケージの入出力
信号端子間の容量性結合及び電源供給部分での寄生イン
ダクタンスを低減することができるという利点がある。

高利得，広帯域増幅回路IC,高速論理回路ICのパッケー
ジングに有効である。

【図面の簡単な説明】

第１図は従来のICパッケージの上面図，断面図及び側面
図、第２図は従来のパッケージの組み立て例を示す斜視
図、第３図は従来のICパッケージのアイソレーション特
性図、第４図は従来のICパッケージのICチップ搭載時の
電源供給部分の断面図とその等価回路、第５図は電源供
給ライン部分でのインダクタンスの影響を示す特性図、
第６図は本考案のICパッケージの上面図，断面図及び側
面図、第７図は本考案のICパッケージの組み立て例を示
す斜視図、第８図は本考案のICパッケージと従来のICパ
ッケージのアイソレーション特性の比較を示した特性
図、第９図は本考案のICパッケージの上面図，断面図及
び側面図である。 １……入出力信号端子、２……電源供給用端子、２′…
…電源供給用端子部分での寄生インダクタンス、３……
ICチップ搭載部、４……ICチップ、5,5′……大容量コ
ンデンサ、６……金属のふた、７……ボンディングワイ
ヤ、７′……ボンディングワイヤのインダクタンス、10
……大容量コンデンサ搭載部（凹部）、11……IC接地用
金属ポスト。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】中央部にICチップを搭載するための凹構造
   のICチップ搭載部を有するパッケージ本体と該パッケー
   ジ本体の蓋を具備するICパッケージにおいて、 前記パッケージ本体は金属材料で構成され、前記ICチッ
   プ搭載部の両側に単数あるいは複数の容量素子が搭載さ
   れ、また、少なくとも１つの信号配線パタンを搭載する
   第１の埋め込み誘電体が該パッケージ本体の周辺に単数
   または複数配置され、さらに単数あるいは複数の電源供
   給用端子が該パッケージ本体の周辺に配置された単数あ
   るいは複数の前記第１の埋め込み誘電体と独立した第２
   の埋め込み誘電体上に構成され、該ICチップの各信号配
   線端子と該第１の埋め込み誘電体上の前記信号配線パタ
   ンとはボンディングワイヤで相互接続され、該ICチップ
   の各電源供給用端子と該単数あるいは複数の容量素子と
   はボンディングワイヤで相互接続され、該容量素子とパ
   ッケージ本体の周辺に配置された該各電源供給用端子と
   はボンディングワイヤで相互接続され、前記単数または
   複数の容量素子は単一の高誘電率基板上に搭載された複
   数に分割された金属パタンにより構成されたことを特徴
   とするICパッケージ。