JPH07202352A - 半導体発光素子 - Google Patents
半導体発光素子Info
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- JPH07202352A JPH07202352A JP7005165A JP516595A JPH07202352A JP H07202352 A JPH07202352 A JP H07202352A JP 7005165 A JP7005165 A JP 7005165A JP 516595 A JP516595 A JP 516595A JP H07202352 A JPH07202352 A JP H07202352A
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- Japan
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Abstract
(57)【要約】
【目的】 活性層の幅を制御性良く調整することがで
き、且つ埋込み部の接合面積及びキャリア濃度等を最適
化することができ、且つコンタクト抵抗を小さくするこ
とができ、高速度変調が可能で高性能の半導体発光素子
を提供すること。 【構成】 ＩｎＧａＡｓＰ系材料からなり、発光に寄与
する活性層１２がそれよりも禁制帯幅が大きく、且つ上
下で逆の導電型を有する２種類の半導体層１１，１５で
挟まれたダブルヘテロ構造の半導体発光素子において、
活性層１１の両側近傍が半導体層１５により埋込まれ、
この埋込まれた半導体層１５からなる埋込み部分の両側
近傍に半導体層１１，１５に挟まれた絶縁領域が形成さ
れていることを特徴とする。
き、且つ埋込み部の接合面積及びキャリア濃度等を最適
化することができ、且つコンタクト抵抗を小さくするこ
とができ、高速度変調が可能で高性能の半導体発光素子
を提供すること。 【構成】 ＩｎＧａＡｓＰ系材料からなり、発光に寄与
する活性層１２がそれよりも禁制帯幅が大きく、且つ上
下で逆の導電型を有する２種類の半導体層１１，１５で
挟まれたダブルヘテロ構造の半導体発光素子において、
活性層１１の両側近傍が半導体層１５により埋込まれ、
この埋込まれた半導体層１５からなる埋込み部分の両側
近傍に半導体層１１，１５に挟まれた絶縁領域が形成さ
れていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、屈折率導波型の半導体
レーザ或いはダブルヘテロ接合型の発光ダイオード等の
半導体発光素子に係わり、特に活性層の周囲をそれより
も禁制帯幅の大きい半導体層で囲まれた半導体発光素子
に関する。
レーザ或いはダブルヘテロ接合型の発光ダイオード等の
半導体発光素子に係わり、特に活性層の周囲をそれより
も禁制帯幅の大きい半導体層で囲まれた半導体発光素子
に関する。
【０００２】
【従来の技術】近年、ダブルヘテロ構造を用いた各種の
半導体発光素子が開発されているが、この種の半導体発
光素子では次の (1)〜(3) の条件を満たすことが重要と
なる。 (1) 発光効率を上げるために、極めて小さい値に制御さ
れた発光領域のみ効率的に電流を狭窄集中させること。
半導体発光素子が開発されているが、この種の半導体発
光素子では次の (1)〜(3) の条件を満たすことが重要と
なる。 (1) 発光効率を上げるために、極めて小さい値に制御さ
れた発光領域のみ効率的に電流を狭窄集中させること。
【０００３】(2) コンタクト抵抗を小さくするために、
電極を広い領域に亙って形成すること。
電極を広い領域に亙って形成すること。
【０００４】(3) 光通信用の発光素子のように高速変調
を行うことを要求される場合は、その接合容量を小さく
するため、ｐ−ｎ接合の形成されている部分の面積を極
力小さくすること。
を行うことを要求される場合は、その接合容量を小さく
するため、ｐ−ｎ接合の形成されている部分の面積を極
力小さくすること。
【０００５】光通信用の半導体発光素子の中で上記３つ
の条件を比較的満足している例として、マス・トランス
ポート法（ＭＴ法）を利用したメサ・レーザがあり、Ｇ
ａＩｎＡｓＰ／ＩｎＰ系の半導体レーザに応用されてい
る（例えば、Y.Hirayama etal. "Low Temperature and
rapid mass transport technique for GaInAsP/InPDFB
lasere, Inst. Phys. Conf. Ser. No.79: Chapt 3 Pape
r present ed at Int. Symp. GaAs and Related Compou
nds Karuizawa, Japan, 1985 p.175.186）。この半導体
レーザをＭＴレーザと呼び、以下図面を参照しながら製
造方法と特徴を説明する。
の条件を比較的満足している例として、マス・トランス
ポート法（ＭＴ法）を利用したメサ・レーザがあり、Ｇ
ａＩｎＡｓＰ／ＩｎＰ系の半導体レーザに応用されてい
る（例えば、Y.Hirayama etal. "Low Temperature and
rapid mass transport technique for GaInAsP/InPDFB
lasere, Inst. Phys. Conf. Ser. No.79: Chapt 3 Pape
r present ed at Int. Symp. GaAs and Related Compou
nds Karuizawa, Japan, 1985 p.175.186）。この半導体
レーザをＭＴレーザと呼び、以下図面を参照しながら製
造方法と特徴を説明する。
【０００６】図４は従来のＭＴレーザの製造工程を示す
断面図である。まず、図４（ａ）に示す如く、ｎ型の
（１００）ＩｎＰ基板３０上に厚さ約３μｍのｎ−Ｉｎ
Ｐバッファ層３１、１．３μｍ帯の発光を可能にする組
成の厚さ０．１μｍのアンドープＧａＩｎＡｓＰ活性層
３２、厚さ１．５μｍのｐ−ＩｎＰクラッド層３５及び
良好なオーミックコンタクトを可能とするための１．１
５μｍ帯の厚さ０．８μｍのｐ+ −ＧａＩｎＡｓＰキャ
ップ層３６を順次結晶成長させる。
断面図である。まず、図４（ａ）に示す如く、ｎ型の
（１００）ＩｎＰ基板３０上に厚さ約３μｍのｎ−Ｉｎ
Ｐバッファ層３１、１．３μｍ帯の発光を可能にする組
成の厚さ０．１μｍのアンドープＧａＩｎＡｓＰ活性層
３２、厚さ１．５μｍのｐ−ＩｎＰクラッド層３５及び
良好なオーミックコンタクトを可能とするための１．１
５μｍ帯の厚さ０．８μｍのｐ+ −ＧａＩｎＡｓＰキャ
ップ層３６を順次結晶成長させる。
【０００７】次いで、図４（ｂ）に示す如く、マスク合
わせが比較的容易なサイズである１５μｍ幅のメサスト
ライプ状に活性層３２が露出するまでエッチングして、
エッチングメサ３４を形成する。このとき、ｐ−ＩｎＰ
層３５の除去に塩酸を用いると、その選択性により活性
層３２で自動的にエッチングを止めることが可能であ
る。
わせが比較的容易なサイズである１５μｍ幅のメサスト
ライプ状に活性層３２が露出するまでエッチングして、
エッチングメサ３４を形成する。このとき、ｐ−ＩｎＰ
層３５の除去に塩酸を用いると、その選択性により活性
層３２で自動的にエッチングを止めることが可能であ
る。
【０００８】次いで、図４（ｃ）に示す如く、硫酸＋過
酸化水素水（４：１：１）よりなるエッチャントで活性
層３２が約１μｍの幅になるまでエッチングを行う。こ
のとき、ＩｎＰは殆どエッチングされず、四元混晶であ
るＧａＩｎＡｓＰのみがエッチングされる。キャップ層
３６もエッチングされるが、組成の違いにより活性層３
２の１／３程度しかエッチングされない。また、安定な
基本横モード発振と低い発振しきい値電流を得るために
は、活性層３２の幅は１μｍ前後に精密に制御しなけれ
ばならない。
酸化水素水（４：１：１）よりなるエッチャントで活性
層３２が約１μｍの幅になるまでエッチングを行う。こ
のとき、ＩｎＰは殆どエッチングされず、四元混晶であ
るＧａＩｎＡｓＰのみがエッチングされる。キャップ層
３６もエッチングされるが、組成の違いにより活性層３
２の１／３程度しかエッチングされない。また、安定な
基本横モード発振と低い発振しきい値電流を得るために
は、活性層３２の幅は１μｍ前後に精密に制御しなけれ
ばならない。
【０００９】次いで、図４（ｄ）に示す如く、横モード
の光のしみ出しと十分な機械的強度を考えて、活性層３
２のエッチングされた深い括れの間隙をＩｎＰ層で埋込
んで、所謂埋込みヘテロ（ＢＨ）構造とする。ＭＴレー
ザでは、この埋込み成長にＭＴ法を用いる。即ち、高温
（６７０℃）で高いＰ圧を加えると括れた部分に優先的
にＩｎＰが成長する現象を利用している。なお、ＩｎＣ
ｌ3 を助剤として用いると、より低温で素早い成長が可
能である。
の光のしみ出しと十分な機械的強度を考えて、活性層３
２のエッチングされた深い括れの間隙をＩｎＰ層で埋込
んで、所謂埋込みヘテロ（ＢＨ）構造とする。ＭＴレー
ザでは、この埋込み成長にＭＴ法を用いる。即ち、高温
（６７０℃）で高いＰ圧を加えると括れた部分に優先的
にＩｎＰが成長する現象を利用している。なお、ＩｎＣ
ｌ3 を助剤として用いると、より低温で素早い成長が可
能である。
【００１０】この構造上に絶縁膜としてＳｉＯ2 膜３８
を堆積させ、コンタクト部に窓を開け、その後Ａｕ−Ｚ
ｎ３７をｐ電極としてリフトオフにより設け、アロイン
グをした後、Ａｕ−Ｃｒ３９を蒸着する。さらに、基板
側にｎ電極４０を形成することにより、ＭＴレーザが完
成することになる。
を堆積させ、コンタクト部に窓を開け、その後Ａｕ−Ｚ
ｎ３７をｐ電極としてリフトオフにより設け、アロイン
グをした後、Ａｕ−Ｃｒ３９を蒸着する。さらに、基板
側にｎ電極４０を形成することにより、ＭＴレーザが完
成することになる。
【００１１】この構造は、活性層３２のＧａＩｎＡｓＰ
と埋込み部のＩｎＰとのビルト・イン・ポテンシャルの
差で電流を活性層３２に集中させることが可能であり、
接合は比較的面積の小さいメサ部のみに限定されるた
め、接合容量も小さく、高速応答に有利である。また、
電極３７も１０μｍ程度の幅に形成可能である。
と埋込み部のＩｎＰとのビルト・イン・ポテンシャルの
差で電流を活性層３２に集中させることが可能であり、
接合は比較的面積の小さいメサ部のみに限定されるた
め、接合容量も小さく、高速応答に有利である。また、
電極３７も１０μｍ程度の幅に形成可能である。
【００１２】しかしながら、この種のＭＴレーザにあっ
ては活性層幅の制御性に問題があった。即ち、図４の例
では幅１５μｍの両端から活性層幅が１μｍ程度になる
まで選択エッチングを施す訳であるが、ウェハ内での歩
留りは悪く、活性層幅１μｍを狙うとウェハ内ではメサ
部の活性層が全てエッチングされることもあった。ま
た、この点からもメサ幅を１５μｍ以上とすることはで
きず、オーミック電極部の面積もマスク合わせのマージ
ンも考えて約１０μｍ以下となり、十分にコンタクト抵
抗を下げるには限界があった。さらに、埋込み部のＩｎ
Ｐ接合の面積もメサ部の幅に規定され、それよりも狭く
することは困難であった。
ては活性層幅の制御性に問題があった。即ち、図４の例
では幅１５μｍの両端から活性層幅が１μｍ程度になる
まで選択エッチングを施す訳であるが、ウェハ内での歩
留りは悪く、活性層幅１μｍを狙うとウェハ内ではメサ
部の活性層が全てエッチングされることもあった。ま
た、この点からもメサ幅を１５μｍ以上とすることはで
きず、オーミック電極部の面積もマスク合わせのマージ
ンも考えて約１０μｍ以下となり、十分にコンタクト抵
抗を下げるには限界があった。さらに、埋込み部のＩｎ
Ｐ接合の面積もメサ部の幅に規定され、それよりも狭く
することは困難であった。
【００１３】なお、ＭＴ工程の時間を制御することによ
り埋込み部の面積を調整することも可能であるが、その
制御性は極めて悪いものである。このため、埋込みＩｎ
Ｐ接合部の幅を横モードの光のしみ出しを許しつつ狭く
し接合容量を小さくする等の最適化ができず、より高性
能化には大きな壁が存在していた。また、埋込み接合部
のキャリア濃度は接合容量を小さくすることと、接合部
の立上がり電圧を大きくして電流リークを減らし高出力
化する観点から最適化する必要がある。しかし、現在の
ＭＴ法ではキャリア濃度の制御が行われていないため、
接合部の濃度が規定できず、この点からも設計上大きな
問題となっていた。
り埋込み部の面積を調整することも可能であるが、その
制御性は極めて悪いものである。このため、埋込みＩｎ
Ｐ接合部の幅を横モードの光のしみ出しを許しつつ狭く
し接合容量を小さくする等の最適化ができず、より高性
能化には大きな壁が存在していた。また、埋込み接合部
のキャリア濃度は接合容量を小さくすることと、接合部
の立上がり電圧を大きくして電流リークを減らし高出力
化する観点から最適化する必要がある。しかし、現在の
ＭＴ法ではキャリア濃度の制御が行われていないため、
接合部の濃度が規定できず、この点からも設計上大きな
問題となっていた。
【００１４】
【発明が解決しようとする課題】このように従来、活性
層の幅を制御性良く設定することは困難であり、これが
埋込み型の半導体発光素子の高性能化を妨げる大きな要
因となっていた。さらに、埋込み部の面積を小さくする
とコンタクト面積が小さくなりコンタクト抵抗が大きく
なり、またコンタクト面積を大きくすると埋込み部の面
積が大きくなり接合容量が大きくなり、さらに活性層の
幅の制御が難しいと云う問題があった。
層の幅を制御性良く設定することは困難であり、これが
埋込み型の半導体発光素子の高性能化を妨げる大きな要
因となっていた。さらに、埋込み部の面積を小さくする
とコンタクト面積が小さくなりコンタクト抵抗が大きく
なり、またコンタクト面積を大きくすると埋込み部の面
積が大きくなり接合容量が大きくなり、さらに活性層の
幅の制御が難しいと云う問題があった。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、活性層の幅を制御性良
く調整することができ、且つ埋込み部の接合面積及びキ
ャリア濃度等を最適化することができ、且つコンタクト
抵抗を小さくすることができ、高速度変調が可能で高性
能の半導体発光素子を提供することにある。
ので、その目的とするところは、活性層の幅を制御性良
く調整することができ、且つ埋込み部の接合面積及びキ
ャリア濃度等を最適化することができ、且つコンタクト
抵抗を小さくすることができ、高速度変調が可能で高性
能の半導体発光素子を提供することにある。
【００１６】
【課題を解決するための手段】本発明の骨子は、活性層
の幅を規定するために、従来の横方向からのエッチング
の代りに、レジスト及びマスク合わせ工程を用いること
にある。具体的には、活性層上に薄い保護層を介在して
いるだけの段階で、活性層を所望の幅に選択エッチング
する。或いは、活性層を形成する前段階として、半導体
層若しくは基板上に凹凸を設けておき、凹部内のみに活
性層を形成する。また、オーミックコンタクト部を十分
大きくしたままで埋込み部の接合面積を小さくするため
に、活性層の横方向からのエッチングを利用している。
の幅を規定するために、従来の横方向からのエッチング
の代りに、レジスト及びマスク合わせ工程を用いること
にある。具体的には、活性層上に薄い保護層を介在して
いるだけの段階で、活性層を所望の幅に選択エッチング
する。或いは、活性層を形成する前段階として、半導体
層若しくは基板上に凹凸を設けておき、凹部内のみに活
性層を形成する。また、オーミックコンタクト部を十分
大きくしたままで埋込み部の接合面積を小さくするため
に、活性層の横方向からのエッチングを利用している。
【００１７】即ち本発明は、発光に寄与する活性領域が
それよりも禁制帯幅が大きく、且つ上下で逆の導電型を
有する２種類の半導体層で挟まれたダブルヘテロ構造の
半導体発光素子において、前記活性領域の両側近傍若し
くは周囲を前記２種類の半導体層の少なくとも一方によ
り埋込み、前記２種類の半導体層からなる埋込み部分の
接合部を前記２種類の半導体層の内側に形成し、上記接
合部の外側には前記２種類の半導体層に挟まれた絶縁領
域を形成し、且つこの絶縁領域を前記活性領域と同一平
面上に前記活性領域の層厚と一致する厚さで形成するよ
うにしたものである。
それよりも禁制帯幅が大きく、且つ上下で逆の導電型を
有する２種類の半導体層で挟まれたダブルヘテロ構造の
半導体発光素子において、前記活性領域の両側近傍若し
くは周囲を前記２種類の半導体層の少なくとも一方によ
り埋込み、前記２種類の半導体層からなる埋込み部分の
接合部を前記２種類の半導体層の内側に形成し、上記接
合部の外側には前記２種類の半導体層に挟まれた絶縁領
域を形成し、且つこの絶縁領域を前記活性領域と同一平
面上に前記活性領域の層厚と一致する厚さで形成するよ
うにしたものである。
【００１８】
【作用】本発明によれば、活性領域外側の埋込み部の面
積を正確な制御でき、メサ幅により規定されるコンタク
ト幅は埋込み幅より十分大きくできるため、低いコンタ
クト抵抗と小さい浮遊接合容量を実現することができ
る。また、埋込み接合部の面積とキャリア濃度は電流リ
ークのパスとしてもリーク量が小さく、高出力にする観
点からも最適化が可能である。
積を正確な制御でき、メサ幅により規定されるコンタク
ト幅は埋込み幅より十分大きくできるため、低いコンタ
クト抵抗と小さい浮遊接合容量を実現することができ
る。また、埋込み接合部の面積とキャリア濃度は電流リ
ークのパスとしてもリーク量が小さく、高出力にする観
点からも最適化が可能である。
【００１９】また、本発明によれば、マスク合わせによ
って活性領域及び埋込み部の幅を精密に規定できるた
め、ウェハ面内での歩留りも極めて良好なものとするこ
とができる。さらに、外側の活性領域の除去は埋込み部
が横方向のエッチング阻止領域となるため、モニタしな
がら神経を使って制御する必要もなく、十分な余裕を持
って所望の構造が実現できるものであり、極めて量産性
に富むものである。また、マス・トランスポート法のよ
うに狭い間隙に結晶成長を行うのではなく、比較的小さ
くて緩やかな段差と平坦な面よりなる結晶上に成長を行
うため、界面での成長のムラ及び成長中のストレスも少
なく、デバイスの信頼性をも向上させることができる。
って活性領域及び埋込み部の幅を精密に規定できるた
め、ウェハ面内での歩留りも極めて良好なものとするこ
とができる。さらに、外側の活性領域の除去は埋込み部
が横方向のエッチング阻止領域となるため、モニタしな
がら神経を使って制御する必要もなく、十分な余裕を持
って所望の構造が実現できるものであり、極めて量産性
に富むものである。また、マス・トランスポート法のよ
うに狭い間隙に結晶成長を行うのではなく、比較的小さ
くて緩やかな段差と平坦な面よりなる結晶上に成長を行
うため、界面での成長のムラ及び成長中のストレスも少
なく、デバイスの信頼性をも向上させることができる。
【００２０】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００２１】図１（ａ）〜（ｅ）は本発明の一実施例に
係わるＧａＩｎＡｓＰ／ＩｎＰ系半導体レーザの製造工
程を示す断面図である。まず、図１（ａ）に示す如く、
ｎ型の（１００）ＩｎＰ基板１０上に厚さ約３μｍのｎ
−ＩｎＰバッファ層（第１の半導体層）１１、１．３μ
ｍ帯の発光を可能とするための厚さ０．１μｍのアンド
ープＧａＩｎＡｓＰ活性層（第２の半導体層）１２及び
厚さ０．２μｍのｐ−ＩｎＰ活性層保護層（第３の半導
体層）１３を上記順に結晶成長する。
係わるＧａＩｎＡｓＰ／ＩｎＰ系半導体レーザの製造工
程を示す断面図である。まず、図１（ａ）に示す如く、
ｎ型の（１００）ＩｎＰ基板１０上に厚さ約３μｍのｎ
−ＩｎＰバッファ層（第１の半導体層）１１、１．３μ
ｍ帯の発光を可能とするための厚さ０．１μｍのアンド
ープＧａＩｎＡｓＰ活性層（第２の半導体層）１２及び
厚さ０．２μｍのｐ−ＩｎＰ活性層保護層（第３の半導
体層）１３を上記順に結晶成長する。
【００２２】次いで、図１（ｂ）に示す如く、最終的に
残す活性層１２の幅が１μｍ、埋込み用の溝部１４の幅
が活性層１２の両脇に２μｍずつとなるように、チャネ
ルエッチングを行った。ここで、活性層１２の幅は安定
な基本横モード発振が十分可能であるように選んだ。ま
た、埋込み部の幅は横モードの光のしみ出しが十分行え
ることと、接合容量を小さくできるように最適化してい
る。さらに、メサ部の括れ部分が合計５μｍもあると、
ｐ側アップのマウントであれば機械的強度も十分であ
る。
残す活性層１２の幅が１μｍ、埋込み用の溝部１４の幅
が活性層１２の両脇に２μｍずつとなるように、チャネ
ルエッチングを行った。ここで、活性層１２の幅は安定
な基本横モード発振が十分可能であるように選んだ。ま
た、埋込み部の幅は横モードの光のしみ出しが十分行え
ることと、接合容量を小さくできるように最適化してい
る。さらに、メサ部の括れ部分が合計５μｍもあると、
ｐ側アップのマウントであれば機械的強度も十分であ
る。
【００２３】次いで、図１（ｃ）に示す如く、全面に厚
さ１．５μｍのｐ−ＩｎＰクラッド層（第４の半導体
層）１５及び厚さ０．８μｍのｐ+ −ＧａＩｎＡｓＰキ
ャップ層１６を成長形成した。なお、本実施例では、結
晶成長に液相エピタキシャル成長（ＬＰＥ）成長法を用
いており、最終的なキャップ層１６の表面は平坦化され
ている。
さ１．５μｍのｐ−ＩｎＰクラッド層（第４の半導体
層）１５及び厚さ０．８μｍのｐ+ −ＧａＩｎＡｓＰキ
ャップ層１６を成長形成した。なお、本実施例では、結
晶成長に液相エピタキシャル成長（ＬＰＥ）成長法を用
いており、最終的なキャップ層１６の表面は平坦化され
ている。
【００２４】次いで、図１（ｄ）に示す如く、発光に寄
与する活性層１２の上に約２５μｍ幅のストライプ状に
Ａｕ−Ｚｎ電極１７をリフトオフ法によって形成した。
続いて、この電極１７をアロイングした後、電極１７を
マスクとして両側の活性層１２が露出するまでエッチン
グを行った。ｐ−ＩｎＰ層１５の除去の際にＨＣｌを用
いれば、その選択性によって活性層１２で正確にエッチ
ングが停止されることは前述の通りである。
与する活性層１２の上に約２５μｍ幅のストライプ状に
Ａｕ−Ｚｎ電極１７をリフトオフ法によって形成した。
続いて、この電極１７をアロイングした後、電極１７を
マスクとして両側の活性層１２が露出するまでエッチン
グを行った。ｐ−ＩｎＰ層１５の除去の際にＨＣｌを用
いれば、その選択性によって活性層１２で正確にエッチ
ングが停止されることは前述の通りである。
【００２５】その後、硫酸＋過酸化水素＋水（４：１：
１）溶液で、外側の活性層１２のみを選択的に除去し
た。このエッチャントは、ＩｎＰには作用しない。従っ
て、エッチングの横方向の進行は自動的にＩｎＰ埋込み
部で停止され、極めて再現性良く所望のメサ形状を得る
ことが可能であった。なお、この場合、ｐ+ −ＧａＩｎ
ＡｓＰキャップ層１６は、活性層に比し厚く、また組成
比が異なるのでエッチングは極めて少ない。
１）溶液で、外側の活性層１２のみを選択的に除去し
た。このエッチャントは、ＩｎＰには作用しない。従っ
て、エッチングの横方向の進行は自動的にＩｎＰ埋込み
部で停止され、極めて再現性良く所望のメサ形状を得る
ことが可能であった。なお、この場合、ｐ+ −ＧａＩｎ
ＡｓＰキャップ層１６は、活性層に比し厚く、また組成
比が異なるのでエッチングは極めて少ない。
【００２６】次いで、図１（ｅ）に示す如く、絶縁膜と
してＳｉＯ2 膜１８を堆積させた後、メサ頂部に窓を開
けた後に、Ａｕ−Ｃｒ電極１９を全面に蒸着した。ま
た、基板１０側は約１００μｍ厚になるまで研摩したあ
と、ｎ側電極としてＡｕ−Ｇｅ電極２０を形成する。こ
れにより、埋込み型の半導体レーザが完成することにな
る。
してＳｉＯ2 膜１８を堆積させた後、メサ頂部に窓を開
けた後に、Ａｕ−Ｃｒ電極１９を全面に蒸着した。ま
た、基板１０側は約１００μｍ厚になるまで研摩したあ
と、ｎ側電極としてＡｕ−Ｇｅ電極２０を形成する。こ
れにより、埋込み型の半導体レーザが完成することにな
る。
【００２７】かくして形成された半導体レーザは、活性
層１２の幅及び埋込み部の幅を設計通りの寸法で再現性
良く規定することができる。さらに、電極の幅は２５μ
ｍと十分に広い面積に亙ってオーミックコンタクトがと
れ、コンタクト抵抗を十分に小さくすることが可能であ
る。従って、活性層幅及び埋込み部幅の最適化をはかる
ことができ、素子特性の向上をはかることができる。
層１２の幅及び埋込み部の幅を設計通りの寸法で再現性
良く規定することができる。さらに、電極の幅は２５μ
ｍと十分に広い面積に亙ってオーミックコンタクトがと
れ、コンタクト抵抗を十分に小さくすることが可能であ
る。従って、活性層幅及び埋込み部幅の最適化をはかる
ことができ、素子特性の向上をはかることができる。
【００２８】また、活性層の幅を正確に規定できること
から、素子製造歩留りの向上をはかることも可能であ
る。さらに、埋込み部の幅を狭くできるので、浮遊容量
を小さくすることができ、応答特性を良くし高速変調可
能とすることができる。また、ＭＴ法とは異なり狭い間
隙部への無理な結晶成長を避け、プレーナに近い状態で
結晶成長を行えるので、ストレスもなくし信頼性向上を
はかり得る等の利点がある。
から、素子製造歩留りの向上をはかることも可能であ
る。さらに、埋込み部の幅を狭くできるので、浮遊容量
を小さくすることができ、応答特性を良くし高速変調可
能とすることができる。また、ＭＴ法とは異なり狭い間
隙部への無理な結晶成長を避け、プレーナに近い状態で
結晶成長を行えるので、ストレスもなくし信頼性向上を
はかり得る等の利点がある。
【００２９】図２及び図３は、本発明の他の実施例を説
明するための工程断面図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。こ
の実施例が先に説明した実施例と異なる点は、活性層を
エッチングする代わりに、基板上の凹凸を利用して活性
層の幅を規定することにある。
明するための工程断面図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。こ
の実施例が先に説明した実施例と異なる点は、活性層を
エッチングする代わりに、基板上の凹凸を利用して活性
層の幅を規定することにある。
【００３０】即ち本実施例では、まず、図２（ａ）に示
す如く、ｎ型ＩｎＰ基板１０上に、幅２μｍ、高さ１μ
ｍのメサ２４を間隔１μｍで２本平行に形成する。その
後、図２（ｂ）に示す如く、厚さ０．５μｍのｎ−Ｉｎ
Ｐバッファ層１１及び厚さ０．１μｍのＧａＩｎＡｓＰ
活性層１２を、メサ上部には成長しないように結晶成長
する。この状態で、２本のメサ２４間にその間隔で正確
に規定された活性層１２が形成されることになる。
す如く、ｎ型ＩｎＰ基板１０上に、幅２μｍ、高さ１μ
ｍのメサ２４を間隔１μｍで２本平行に形成する。その
後、図２（ｂ）に示す如く、厚さ０．５μｍのｎ−Ｉｎ
Ｐバッファ層１１及び厚さ０．１μｍのＧａＩｎＡｓＰ
活性層１２を、メサ上部には成長しないように結晶成長
する。この状態で、２本のメサ２４間にその間隔で正確
に規定された活性層１２が形成されることになる。
【００３１】次いで、図２（ｃ）に示す如く全面に厚さ
１．５μｍのｐ−ＩｎＰクラッド層（第３の半導体層）
２５及び厚さ０．８μｍのｐ+ −ＧａＩｎＡｓＰキャッ
プ層１６を成長形成する。その後、図２（ｄ）に示す如
く、発光に寄与する活性層１２を含むように、約３５μ
ｍ幅でメサを形成する。
１．５μｍのｐ−ＩｎＰクラッド層（第３の半導体層）
２５及び厚さ０．８μｍのｐ+ −ＧａＩｎＡｓＰキャッ
プ層１６を成長形成する。その後、図２（ｄ）に示す如
く、発光に寄与する活性層１２を含むように、約３５μ
ｍ幅でメサを形成する。
【００３２】次いで、図３（ｅ）に示す如く先の実施例
と同様に、外側の活性層１２のみを硫酸＋過酸化水素水
＋水の溶液で選択的にエッチング除去する。
と同様に、外側の活性層１２のみを硫酸＋過酸化水素水
＋水の溶液で選択的にエッチング除去する。
【００３３】次いで、図３（ｆ）に示す如く、メサ頂部
に約２５μｍ幅のＡｕ−Ｚｎ電極１７を蒸着、及びリフ
トオフによって形成し、全面にＡｕ−Ｃｒ電極１９を蒸
着する。そして、基板側を約１００μｍ厚さになるまで
研磨した後、ｎ側電極としてＡｕ−Ｇｅ電極２０を形成
することによって、埋込み型レーザが完成することにな
る。
に約２５μｍ幅のＡｕ−Ｚｎ電極１７を蒸着、及びリフ
トオフによって形成し、全面にＡｕ−Ｃｒ電極１９を蒸
着する。そして、基板側を約１００μｍ厚さになるまで
研磨した後、ｎ側電極としてＡｕ−Ｇｅ電極２０を形成
することによって、埋込み型レーザが完成することにな
る。
【００３４】かくして形成されたレーザは、活性層幅及
び埋込み部幅を設計寸法通りに制御でき、しかもコンタ
クト部の面積を十分広くとることができる。従って、先
の実施例と同様の効果が得られる。
び埋込み部幅を設計寸法通りに制御でき、しかもコンタ
クト部の面積を十分広くとることができる。従って、先
の実施例と同様の効果が得られる。
【００３５】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、前記活性領域は必ずしも活
性層のみで形成されたものに限らず、ＧａＩｎＡｓＰ活
性層と、その上下の少なくとも一方に形成されたＧａＩ
ｎＡｓＰ活性層とは異なる組成のＧａＩｎＡｓＰ導波層
とからなるものであってもよい。さらに、材料はＧａＩ
ｎＡｓＰ／ＩｎＰ系に限るものではなく、ＡｌＧａＡｓ
／ＧａＡｓ系等、他の半導体材料に適用することも可能
である。また、埋込み型の半導体レーザに限るものでは
なく、面発光型ＬＥＤに適用することも可能である。こ
の場合、小さい発光径と広いコンタクト径を得ることが
可能であり、大幅な性能向上が期待できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
れるものではない。例えば、前記活性領域は必ずしも活
性層のみで形成されたものに限らず、ＧａＩｎＡｓＰ活
性層と、その上下の少なくとも一方に形成されたＧａＩ
ｎＡｓＰ活性層とは異なる組成のＧａＩｎＡｓＰ導波層
とからなるものであってもよい。さらに、材料はＧａＩ
ｎＡｓＰ／ＩｎＰ系に限るものではなく、ＡｌＧａＡｓ
／ＧａＡｓ系等、他の半導体材料に適用することも可能
である。また、埋込み型の半導体レーザに限るものでは
なく、面発光型ＬＥＤに適用することも可能である。こ
の場合、小さい発光径と広いコンタクト径を得ることが
可能であり、大幅な性能向上が期待できる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
【００３６】
【発明の効果】以上詳述したように本発明によれば、活
性領域の周囲の溝若しくは凸部をマスク合わせで正確に
規定することと、広いメサを形成した後に外側の活性層
の残りを選択的にエッチング除去することにより、広い
コンタクト幅と狭く精密に規定された埋込み部を自己整
合的に構成することが可能となる。このため、安定な基
本横モード発振、少ない電流リーク、低い抵抗と小さい
接合容量を持つ高速変調、高効率、高出力、低しきい値
動作の可能な半導体レーザを再現性良く製造することが
できる。また、横モード特性等のレーザ特有の観点を除
けば面発光型ＬＥＤにも応用でき、一般に低抵抗、高い
電流集中度を実現した発光素子の製造が容易になる。
性領域の周囲の溝若しくは凸部をマスク合わせで正確に
規定することと、広いメサを形成した後に外側の活性層
の残りを選択的にエッチング除去することにより、広い
コンタクト幅と狭く精密に規定された埋込み部を自己整
合的に構成することが可能となる。このため、安定な基
本横モード発振、少ない電流リーク、低い抵抗と小さい
接合容量を持つ高速変調、高効率、高出力、低しきい値
動作の可能な半導体レーザを再現性良く製造することが
できる。また、横モード特性等のレーザ特有の観点を除
けば面発光型ＬＥＤにも応用でき、一般に低抵抗、高い
電流集中度を実現した発光素子の製造が容易になる。
【図１】本発明の一実施例に係わる半導体レーザ製造工
程を示す断面図。
程を示す断面図。
【図２】本発明の他の実施例を説明するための工程断面
図。
図。
【図３】本発明の他の実施例を説明するための工程断面
図。
図。
【図４】従来の半導体レーザ製造工程を示す断面図。
１０…ｎ−ＩｎＰ基板 １１…ｎ−ＩｎＰバッファ層（第１の半導体層） １２…ＧａＩｎＡｓＰ活性層（第２の半導体層） １３…ｐ−ＩｎＰ保護層（第３の半導体層） １４…凹部 １５…ｐ−ＩｎＰクラッド層（第４の半導体層） １６…ｐ+ −ＧａＩｎＡｓＰコンタクト層 １７…ＡｕＺｎ電極 １８…ＳｉＯ2 膜（絶縁領域） １９…Ａｕ−Ｃｒ電極 ２０…Ａｕ−Ｇｅ電極 ２４…メサ部 ２５…ｐ−ＩｎＰクラッド層（第３の半導体層）
Claims (4)
- 【請求項１】発光に寄与する活性領域がそれよりも禁制
帯幅が大きく、且つ上下で逆の導電型を有する２種類の
半導体層で挟まれたダブルヘテロ構造の半導体発光素子
において、前記活性領域の両側近傍若しくは周囲が前記
２種類の半導体層の少なくとも一方により埋込まれ、こ
の埋込まれた半導体層からなる埋込み部分の両側近傍若
しくは周囲に前記２種類の半導体層に挟まれた絶縁領域
が形成されていることを特徴とする半導体発光素子。 - 【請求項２】前記活性領域はＩｎＰ基板上に格子整合さ
れたＧａＩｎＡｓＰ四元混晶からなり、これよりも禁制
帯幅の大きい２種類の半導体層はＩｎＰ結晶からなるこ
とを特徴とする請求項１記載の半導体発光素子。 - 【請求項３】前記活性領域は、ＩｎＰ基板上に格子整合
されたＧａＩｎＡｓＰ活性層と、その上下の少なくとも
一方に形成されたＧａＩｎＡｓＰ活性層とは異なる組成
のＧａＩｎＡｓＰ導波層とからなるものであることを特
徴とする請求項１又は２に記載の半導体発光素子。 - 【請求項４】前記活性領域の両側近傍若しくは周囲、及
び前記埋込み部分の両側近傍若しくは周囲は、前記２種
類の半導体層の積層方向と直交する方向に位置している
ことを特徴とする請求項１記載の半導体発光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP516595A JP2554852B2 (ja) | 1995-01-17 | 1995-01-17 | 半導体発光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP516595A JP2554852B2 (ja) | 1995-01-17 | 1995-01-17 | 半導体発光素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23185286A Division JPH07105556B2 (ja) | 1986-09-12 | 1986-09-30 | 半導体発光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202352A true JPH07202352A (ja) | 1995-08-04 |
| JP2554852B2 JP2554852B2 (ja) | 1996-11-20 |
Family
ID=11603632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP516595A Expired - Fee Related JP2554852B2 (ja) | 1995-01-17 | 1995-01-17 | 半導体発光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554852B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156398A (ja) * | 1999-05-19 | 2001-06-08 | Canon Inc | 半導体素子の製造方法、半導体素子、及びジャイロ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210689A (ja) * | 1985-03-14 | 1986-09-18 | Fujitsu Ltd | 半導体レ−ザの構造及び製造方法 |
-
1995
- 1995-01-17 JP JP516595A patent/JP2554852B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210689A (ja) * | 1985-03-14 | 1986-09-18 | Fujitsu Ltd | 半導体レ−ザの構造及び製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156398A (ja) * | 1999-05-19 | 2001-06-08 | Canon Inc | 半導体素子の製造方法、半導体素子、及びジャイロ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2554852B2 (ja) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |