JPH0719851B2 - 半導体メモリ装置における電源線及び接地線の配線方法 - Google Patents
半導体メモリ装置における電源線及び接地線の配線方法Info
- Publication number
- JPH0719851B2 JPH0719851B2 JP4161159A JP16115992A JPH0719851B2 JP H0719851 B2 JPH0719851 B2 JP H0719851B2 JP 4161159 A JP4161159 A JP 4161159A JP 16115992 A JP16115992 A JP 16115992A JP H0719851 B2 JPH0719851 B2 JP H0719851B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- line
- supply line
- ground
- ground line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000010079 rubber tapping Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置におけ
る電源線及び接地線の配線方法に関し、特に、入力側の
電源線及び接地線に対する出力側の電源線及び接地線の
配線方法に関するものである。
る電源線及び接地線の配線方法に関し、特に、入力側の
電源線及び接地線に対する出力側の電源線及び接地線の
配線方法に関するものである。
【０００２】
【従来の技術】ここ数年来のコンピュータシステムの飛
躍的な発展に伴って、半導体メモリ装置、特にスーパー
コンピュータのメインメモリやワークステーションのキ
ャッシュ（cache）メモリ等に主に利用されるスタティ
ックＲＡＭ（ＳＲＡＭ）には、高速化及び多ピン化が要
求されている。このようなメモリ装置の高速多ピン化が
進むにつれ、高電流駆動能力をもって素早くスイッチさ
れる多数の信号出力端を通して流れる時間当りの電流変
化量ｄｉ／ｄｔが原因となって、電源線及び接地線の雑
音が誘発され易くなる。このｄｉ／ｄｔは、パッケージ
の電源線及び接地線のリードやボンディングワイヤのイ
ンダクタンスＬを通して（瞬時の）一時的な出力電圧の
変動に帰着する。このような瞬時電圧変動値△Ｖは、△
Ｖ＝Ｌ×ｄｉ／ｄｔで表せる。この△Ｖすなわち出力端
の雑音が入力端に誘導されると、入力端の電源線及び接
地線の電圧がそれによって変動してしまい、入力端の異
常動作の原因となる。特に、ＡＴＤ（Address Transiti
on Detection）を採用しているメモリ装置の場合、異常
動作した入力バッファの出力信号がパルス発生回路の入
力に印加され、これによりアドレス遷移とは関係ない誤
ったパルスを発生させてしまうことになる。
躍的な発展に伴って、半導体メモリ装置、特にスーパー
コンピュータのメインメモリやワークステーションのキ
ャッシュ（cache）メモリ等に主に利用されるスタティ
ックＲＡＭ（ＳＲＡＭ）には、高速化及び多ピン化が要
求されている。このようなメモリ装置の高速多ピン化が
進むにつれ、高電流駆動能力をもって素早くスイッチさ
れる多数の信号出力端を通して流れる時間当りの電流変
化量ｄｉ／ｄｔが原因となって、電源線及び接地線の雑
音が誘発され易くなる。このｄｉ／ｄｔは、パッケージ
の電源線及び接地線のリードやボンディングワイヤのイ
ンダクタンスＬを通して（瞬時の）一時的な出力電圧の
変動に帰着する。このような瞬時電圧変動値△Ｖは、△
Ｖ＝Ｌ×ｄｉ／ｄｔで表せる。この△Ｖすなわち出力端
の雑音が入力端に誘導されると、入力端の電源線及び接
地線の電圧がそれによって変動してしまい、入力端の異
常動作の原因となる。特に、ＡＴＤ（Address Transiti
on Detection）を採用しているメモリ装置の場合、異常
動作した入力バッファの出力信号がパルス発生回路の入
力に印加され、これによりアドレス遷移とは関係ない誤
ったパルスを発生させてしまうことになる。
【０００３】図５に、従来の電源線及び接地線の配線方
法により構成された入力端１と出力端２における雑音発
生の等価回路を示す。Ｌｃｃｉ１及びＬｓｓｉ１は、入
力端１の電源線及び接地線として使用されているボンデ
ィングワイヤのインダクタンスをそれぞれ示しており、
Ｌｃｃｏ１及びＬｓｓｏ１は、出力端２の電源線及び接
地線として使用されているボンディングワイヤのインダ
クタンスをそれぞれ示している。そして、Ｌｃｃ１及び
Ｌｓｓ１は、電源線及び接地線に接続されているリード
のインダクタンスをそれぞれ示している。
法により構成された入力端１と出力端２における雑音発
生の等価回路を示す。Ｌｃｃｉ１及びＬｓｓｉ１は、入
力端１の電源線及び接地線として使用されているボンデ
ィングワイヤのインダクタンスをそれぞれ示しており、
Ｌｃｃｏ１及びＬｓｓｏ１は、出力端２の電源線及び接
地線として使用されているボンディングワイヤのインダ
クタンスをそれぞれ示している。そして、Ｌｃｃ１及び
Ｌｓｓ１は、電源線及び接地線に接続されているリード
のインダクタンスをそれぞれ示している。
【０００４】同図より、入力端１及び出力端２の電源線
及び接地線を互いに分離させて直接的な連結を避けて
も、装置内部の入力端１、出力端２の電源線及び接地線
の間に存在する寄生インピーダンス成分Ｚｃｃ１、Ｚｓ
ｓ１を通じて入力端１と出力端２との間に雑音経路が形
成されることが理解できる。
及び接地線を互いに分離させて直接的な連結を避けて
も、装置内部の入力端１、出力端２の電源線及び接地線
の間に存在する寄生インピーダンス成分Ｚｃｃ１、Ｚｓ
ｓ１を通じて入力端１と出力端２との間に雑音経路が形
成されることが理解できる。
【０００５】図６に従来技術による回路のレイアウトを
示し、従来の電源線及び接地線の配線方法における雑音
の伝達状態を説明する。
示し、従来の電源線及び接地線の配線方法における雑音
の伝達状態を説明する。
【０００６】ｎ形（又はｐ形）の基板に形成されたｎ+
ガードリング〔又はｐ+ ガードリング（guard ring）〕
領域５に出力端用の電源線３と入力端用の電源線４がタ
ッピング（tapping）されているため、ｎ+ ガードリン
グ領域５とｎ形の基板を通じて入力端の電源線４と出力
端の電源線３との間に寄生雑音経路が形成される。
ガードリング〔又はｐ+ ガードリング（guard ring）〕
領域５に出力端用の電源線３と入力端用の電源線４がタ
ッピング（tapping）されているため、ｎ+ ガードリン
グ領域５とｎ形の基板を通じて入力端の電源線４と出力
端の電源線３との間に寄生雑音経路が形成される。
【０００７】また、図７に示す従来技術による回路の断
面図を参照すると分かるように、Ｐ+ ガードリング領域
１４、１７に接触する出力端及び入力端の接地線８及び
１２はＰウェル６、７によって互いに隔離されているの
で寄生インピーダンス成分は発生しにくいが、ｎ+ ガー
ドリング領域１５、１６に接触する入力端及び出力端の
電源線９及び１１の間には、ｎ+ ガードリング領域１
５、１６及びｎ形の基板１０を通じて寄生インピーダン
ス成分Ｚｃｃ３が形成される。
面図を参照すると分かるように、Ｐ+ ガードリング領域
１４、１７に接触する出力端及び入力端の接地線８及び
１２はＰウェル６、７によって互いに隔離されているの
で寄生インピーダンス成分は発生しにくいが、ｎ+ ガー
ドリング領域１５、１６に接触する入力端及び出力端の
電源線９及び１１の間には、ｎ+ ガードリング領域１
５、１６及びｎ形の基板１０を通じて寄生インピーダン
ス成分Ｚｃｃ３が形成される。
【０００８】以上ように、従来の配線方法では、入力端
及び出力端の電源線又は接地線をガードリング領域にタ
ッピングしているために間接的な雑音経路が形成されて
しまい、その結果回路の誤動作が誘発されるという問題
点がある。
及び出力端の電源線又は接地線をガードリング領域にタ
ッピングしているために間接的な雑音経路が形成されて
しまい、その結果回路の誤動作が誘発されるという問題
点がある。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、入力端の電源線及び接地線と出力端の電源線及び
接地線との間に雑音経路が形成されないような半導体メ
モリ装置の電源線及び接地線の配線方法を提供すること
にある。
的は、入力端の電源線及び接地線と出力端の電源線及び
接地線との間に雑音経路が形成されないような半導体メ
モリ装置の電源線及び接地線の配線方法を提供すること
にある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、入力端及び出力端を備えた半導体メ
モリ装置において、入力端（又は出力端）の電源線又は
接地線が、出力端（又は入力端）の電源線又は接地線の
接触する基板、ウェル、又はガードリング領域に接触し
ないようになっていることを特徴とする。
るために本発明は、入力端及び出力端を備えた半導体メ
モリ装置において、入力端（又は出力端）の電源線又は
接地線が、出力端（又は入力端）の電源線又は接地線の
接触する基板、ウェル、又はガードリング領域に接触し
ないようになっていることを特徴とする。
【００１１】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明による電源線及び接地線の配線
方法の実施例を示すレイアウト図である。図示のよう
に、ｎ形の基板のｎ+ ガードリング領域４１には、出力
端の電源線４３はタッピングされず、入力端又は他の回
路の電源線４２がタッピングされている。これにより、
入力端及び出力端の電源線間の寄生インピーダンス成分
（図７のＺｃｃ３等）の発生を防止できる。
説明する。図１は本発明による電源線及び接地線の配線
方法の実施例を示すレイアウト図である。図示のよう
に、ｎ形の基板のｎ+ ガードリング領域４１には、出力
端の電源線４３はタッピングされず、入力端又は他の回
路の電源線４２がタッピングされている。これにより、
入力端及び出力端の電源線間の寄生インピーダンス成分
（図７のＺｃｃ３等）の発生を防止できる。
【００１２】図１の実施例の断面構造が図２に示されて
いる。同図から理解できるように、出力端の電源線４３
はｎ+ ガードリング領域にタッピングされないので、入
力端の電源線４５と出力端の電源線４３との間に寄生イ
ンピーダンス成分Ｚｃｃ５が形成される可能性はなく、
したがって雑音経路が発生することはない。
いる。同図から理解できるように、出力端の電源線４３
はｎ+ ガードリング領域にタッピングされないので、入
力端の電源線４５と出力端の電源線４３との間に寄生イ
ンピーダンス成分Ｚｃｃ５が形成される可能性はなく、
したがって雑音経路が発生することはない。
【００１３】尚、図２では、出力端の電源線４３をｎ+
ガードリング領域にタッピングしないようにしている
が、入力端の電源線４５をタッピングしないようにする
こともできる。
ガードリング領域にタッピングしないようにしている
が、入力端の電源線４５をタッピングしないようにする
こともできる。
【００１４】図３は本発明による電源線及び接地線の配
線方法のｐ形の基板における実施例を示す断面図であ
る。ｐ形の基板に形成されたｐ+ ガードリング領域５６
に出力端の接地線４７をタッピングせず、他の回路の接
地線６０をタッピングすることで、出力端の接地線４７
と入力端の接地線４８との間の寄生インピーダンス成分
Ｚｓｓ６の発生を防止できる。
線方法のｐ形の基板における実施例を示す断面図であ
る。ｐ形の基板に形成されたｐ+ ガードリング領域５６
に出力端の接地線４７をタッピングせず、他の回路の接
地線６０をタッピングすることで、出力端の接地線４７
と入力端の接地線４８との間の寄生インピーダンス成分
Ｚｓｓ６の発生を防止できる。
【００１５】図４には、本発明による電源線及び接地線
の配線方法の別の実施例を示す。ｎ+ ガードリング領域
及びｐ+ ガードリング領域に、出力端の電源線４９及び
接地線５１をタッピングせず、他の回路の電源線５９及
び接地線５８をそれぞれタッピングすることで、出力端
の電源線４９と入力端の電源線５０との間の寄生インピ
ーダンス成分Ｚｃｃ７のみならず、従来の回路では形成
される可能性があったＰウェル５３と５４との間の寄生
インピーダンス成分Ｚｓｓ８の発生をも確実に防止する
ことができる。
の配線方法の別の実施例を示す。ｎ+ ガードリング領域
及びｐ+ ガードリング領域に、出力端の電源線４９及び
接地線５１をタッピングせず、他の回路の電源線５９及
び接地線５８をそれぞれタッピングすることで、出力端
の電源線４９と入力端の電源線５０との間の寄生インピ
ーダンス成分Ｚｃｃ７のみならず、従来の回路では形成
される可能性があったＰウェル５３と５４との間の寄生
インピーダンス成分Ｚｓｓ８の発生をも確実に防止する
ことができる。
【００１６】上述の実施例の外にも、半導体メモリ装置
の入出力端を形成する構造上で多様に本発明を適用でき
ることは、この分野の通常の技術知識をもつものなら容
易に理解することができるであろう。
の入出力端を形成する構造上で多様に本発明を適用でき
ることは、この分野の通常の技術知識をもつものなら容
易に理解することができるであろう。
【００１７】
【発明の効果】以上述べてきたように本発明は、出力端
及び入力端の電源線や接地線が、基板に形成されたｎ+
やｐ+ ガードリング領域に同時に接触しないようにする
ことで、入力端の電源線及び接地線と出力端の電源線及
び接地線との間の間接的な雑音経路の発生を防止できる
効果がある。
及び入力端の電源線や接地線が、基板に形成されたｎ+
やｐ+ ガードリング領域に同時に接触しないようにする
ことで、入力端の電源線及び接地線と出力端の電源線及
び接地線との間の間接的な雑音経路の発生を防止できる
効果がある。
【図１】本発明による電源線及び接地線の配線方法を用
いた回路の実施例を示すレイアウト図。
いた回路の実施例を示すレイアウト図。
【図２】図１の回路の断面構造図。
【図３】本発明による電源線及び接地線の配線方法を用
いた回路のｐ形の基板における実施例を示す断面構造
図。
いた回路のｐ形の基板における実施例を示す断面構造
図。
【図４】本発明による電源線及び接地線の配線方法を用
いた回路の別の実施例を示す断面構造図。
いた回路の別の実施例を示す断面構造図。
【図５】従来の電源線及び接地線の配線方法を用いた回
路の雑音発生の等価回路図。
路の雑音発生の等価回路図。
【図６】従来の電源線及び接地線の配線方法を用いた回
路のレイアウト図。
路のレイアウト図。
【図７】図６の回路の断面構造図。
４１ ｎ+ ガードリング領域 ５５、５６ ｐ+ ガードリング領域 ４２、５９ 他の回路の電源線 ５８、６０ 他の回路の接地線 ４３、４９ 出力端の電源線 ４４、４７、５１ 出力端の接地線 ４５、５０ 入力端の電源線 ４６、４８、５２ 入力端の接地線 ５３、５４ Ｐウェル Ｚｃｃ５、Ｚｓｓ６、Ｚｃｃ７、Ｚｓｓ８ 寄生インピ
ーダンス成分
ーダンス成分
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｄ
Claims (3)
- 【請求項１】 電源線及び接地線をそれぞれ有する入力
端及び出力端を備えた半導体メモリ装置における電源線
及び接地線の配線方法において、 入力端の電源線又は接地線が、当該入力端に対応する出
力端の電源線又は接地線の接触する基板、ウェル、又は
ガードリング領域に接触しない、あるいは、出力端の電
源線又は接地線が、当該出力端に対応する入力端の電源
線又は接地線の接触する基板、ウェル、又はガードリン
グ領域に接触しないようになっていることを特徴とする
電源線及び接地線の配線方法。 - 【請求項２】 入力端と出力端、及び入力端の電源線又
は接地線に接触した半導体領域とを備えた半導体メモリ
装置における電源線及び接地線の配線方法において、 出力端の電源線又は接地線が半導体領域には接触しない
ことを特徴とする電源線及び接地線の配線方法。 - 【請求項３】 半導体領域に、半導体メモリ装置内の他
の回路で使用されている電源線又は接地線が接触してい
ることを特徴とする請求項２に記載の電源線及び接地線
の配線方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910010194A KR930001392A (ko) | 1991-06-19 | 1991-06-19 | 반도체 메모리 장치의 전원 접지선 배선방법 |
| KR10194/1991 | 1991-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112435A JPH06112435A (ja) | 1994-04-22 |
| JPH0719851B2 true JPH0719851B2 (ja) | 1995-03-06 |
Family
ID=19316015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161159A Expired - Lifetime JPH0719851B2 (ja) | 1991-06-19 | 1992-06-19 | 半導体メモリ装置における電源線及び接地線の配線方法 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPH0719851B2 (ja) |
| KR (1) | KR930001392A (ja) |
| DE (1) | DE4219927A1 (ja) |
| FR (1) | FR2678109B1 (ja) |
| GB (1) | GB2256968A (ja) |
| IT (1) | IT1258990B (ja) |
| TW (1) | TW245835B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100249166B1 (ko) * | 1997-03-07 | 2000-03-15 | 김영환 | 이에스디(esd) 보호회로 및 그 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5922357A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | Ｃｍｏｓ形半導体集積回路 |
| JPH0693497B2 (ja) * | 1986-07-30 | 1994-11-16 | 日本電気株式会社 | 相補型ｍｉｓ集積回路 |
| GB2199695B (en) * | 1987-01-06 | 1990-07-25 | Samsung Semiconductor Inc | Dynamic random access memory with selective well biasing |
| EP0283046B1 (en) * | 1987-03-18 | 1996-06-12 | Nec Corporation | Complementary integrated circuit device equipped with latch-up preventing means |
-
1991
- 1991-06-19 KR KR1019910010194A patent/KR930001392A/ko not_active IP Right Cessation
-
1992
- 1992-06-02 TW TW081104313A patent/TW245835B/zh active
- 1992-06-12 IT ITMI921460A patent/IT1258990B/it active IP Right Grant
- 1992-06-17 GB GB9212830A patent/GB2256968A/en not_active Withdrawn
- 1992-06-17 DE DE4219927A patent/DE4219927A1/de not_active Ceased
- 1992-06-17 FR FR9207335A patent/FR2678109B1/fr not_active Expired - Fee Related
- 1992-06-19 JP JP4161159A patent/JPH0719851B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| IT1258990B (it) | 1996-03-11 |
| ITMI921460A1 (it) | 1993-12-12 |
| JPH06112435A (ja) | 1994-04-22 |
| FR2678109A1 (fr) | 1992-12-24 |
| DE4219927A1 (de) | 1992-12-24 |
| KR930001392A (ko) | 1993-01-16 |
| GB2256968A (en) | 1992-12-23 |
| TW245835B (ja) | 1995-04-21 |
| ITMI921460A0 (it) | 1992-06-12 |
| FR2678109B1 (fr) | 1994-01-21 |
| GB9212830D0 (en) | 1992-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0128508B1 (ko) | 출력 버퍼의 정전 방전 보호 회로를 구비한 집적 회로 | |
| JPH07321628A (ja) | ヒステリシストリガ回路を用いる静電放電保護 | |
| JPH06163824A (ja) | 半導体集積回路 | |
| JPH0693497B2 (ja) | 相補型ｍｉｓ集積回路 | |
| JPH05183109A (ja) | 静電放電回路 | |
| US4851721A (en) | Semiconductor integrated circuit | |
| JP2972494B2 (ja) | 半導体装置 | |
| US5751051A (en) | Semiconductor device equipped with electrostatic breakdown protection circuit | |
| US6552594B2 (en) | Output buffer with improved ESD protection | |
| US6590263B2 (en) | ESD protection configuration for signal inputs and outputs in semiconductor devices with substrate isolation | |
| US6414360B1 (en) | Method of programmability and an architecture for cold sparing of CMOS arrays | |
| US5898225A (en) | Lead frame bonding power distribution systems | |
| US5121036A (en) | Semiconductor integrated circuit with pads and power supply lines | |
| KR970017607A (ko) | 반도체 집적회로 | |
| JPH0719851B2 (ja) | 半導体メモリ装置における電源線及び接地線の配線方法 | |
| JP3111938B2 (ja) | 半導体装置 | |
| US6060946A (en) | Semiconductor device having improved immunity to power supply voltage fluctuations | |
| US5903184A (en) | Semiconductor device having protection circuit | |
| US6680838B2 (en) | Electrostatic discharge protection circuit | |
| KR100639221B1 (ko) | 반도체회로용 정전기 보호소자 | |
| JPH05335493A (ja) | 入力保護回路 | |
| KR960014444B1 (ko) | 반도체 장치의 입력패드 및 이의 형성방법 | |
| KR0172438B1 (ko) | 반도체 메모리 장치의 입력 패드의 회로 | |
| KR960000517B1 (ko) | 출력버퍼의 정전기 보호회로 | |
| KR970003182Y1 (ko) | 반도체 장치의 입력패드 |