JPH07194107A - 整流回路及び電源装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳ型ＦＥＴを整流素子として用いた整流
回路、電源装置の、ＭＯＳ型ＦＥＴドライブ用の制御回
路の低コスト及び小形化を実現する。 【構成】 ＭＯＳ型ＦＥＴＱ６のドレイン電圧の立ち上
りを微分パルス発生回路Ｃ11、Ｒ11、Ｄ11、ＩＣ12-2に
より検出し、この検出信号をフリップフロップＣ14-1、
ＩＣ14-2にて、パルス発生回路Ｄ12、Ｒ12、Ｃ12のパル
ス幅ＴCRの時間だけラッチする。そして３入力ＡＮＤゲ
ートＩＣ11にて、上記フリップフロップのラッチ信号と
インバータＩＣ12-1の出力であるドレイン電圧の反転信
号との論理積をとり、その結果をゲートドライブ信号と
してＭＯＳ型ＦＥＴＱ６に出力する。これによりＭＯＳ
型ＦＥＴＱ６は、ドレインに印加された正電圧が除去さ
れてからオン状態になり、次にドレインに正電圧が印加
される前にオフ状態となるといった最適なオン／オフ切
り替えのタイミングでドライブされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器用の整流回路
及び電源装置に関する。

【０００２】

【従来の技術】高周波トランス出力の整流素子としてＭ
ＯＳ型ＦＥＴを使用したスイッチング電源装置の例を図
１１に示す。

【０００３】同図において、１は直流電源、Ｃ１、Ｃ２
はコンデンサ、Ｑ１、Ｑ２は交番電圧発生用のスイッチ
ング素子としてのＭＯＳ型ＦＥＴ、Ｔ１は高周波トラン
ス、Ｔ２、Ｔ３はＭＯＳ型ＦＥＴＱ１、Ｑ２をドライブ
するためのドライブ用トランスである。またＱ３、Ｑ４
は高周波トランスＴ１の出力を整流するためのＭＯＳ型
ＦＥＴである。Ｌ１及びＣ３は出力電圧を平滑するイン
ダクタ及びコンデンサ、Ｒ１は負荷である。さらにＣＣ
１は制御回路であり、出力電圧を一定化するよう各ＭＯ
Ｓ型ＦＥＴＱ１、Ｑ２のゲートに供給するドライブ信号
のオン幅を制御すると同時に整流用の各ＭＯＳ型ＦＥＴ
Ｑ３、Ｑ４のゲートにドライブ信号を供給する。ＡＵＸ
は補助電源回路であり、制御回路ＣＣ１で使用する直流
電源を生成する。

【０００４】以上の構成において、コンデンサＣ１、Ｃ
２、ＭＯＳ型ＦＥＴＱ１、Ｑ２及び高周波トランスＴ１
はハーフブリッジ回路を構成している。すなわち、各Ｍ
ＯＳ型ＦＥＴＱ１、Ｑ２を交互にオン／オフさせること
により高周波の交番電圧を発生させ、高周波トランスＴ
１を介してその交番電圧を二次側に伝送する。二次側に
伝達された交番電圧は各ＭＯＳ型ＦＥＴＱ３、Ｑ４によ
って整流され、インダクタＬ１及びコンデンサＣ３によ
って平滑化されたのち出力電圧となって負荷Ｒ１に与え
られる。

【０００５】図１２は制御回路ＣＣ１から各ＭＯＳ型Ｆ
ＥＴＱ１、Ｑ２、Ｑ３、Ｑ４にそれぞれ出力されるドラ
イブ信号のタイミングを示す図である。同図に示すよう
に、スイッチング用の各ＭＯＳ型ＦＥＴＱ１、Ｑ２に出
力される２つのドライブ信号は、互いに時間差を置いて
交互にオンされる。またＱ３の整流用のＭＯＳ型ＦＥＴ
に出力されるドライブ信号はＱ２のＭＯＳ型ＦＥＴに出
力されるドライブ信号を反転させた信号であり、同様に
Ｑ４の整流用のＭＯＳ型ＦＥＴに出力されるドライブ信
号はＱ１のＭＯＳ型ＦＥＴに出力されるドライブ信号を
反転させた信号である。

【０００６】ここで注意すべき点は、例えばＱ１のＭＯ
Ｓ型ＦＥＴのオン期間とＱ４のＭＯＳ型ＦＥＴのオン期
間とが重なると、Ｑ４のＭＯＳ型ＦＥＴにショート電流
が流れてＭＯＳ型ＦＥＴＱ４の破壊をもたらす危険があ
ることである。このため、Ｑ１のＭＯＳ型ＦＥＴへのゲ
ートドライブ信号がオンしてからＭＯＳ型ＦＥＴＱ１が
オンするまでの送れ時間ｔｄon1 と、Ｑ４のＭＯＳ型Ｆ
ＥＴへのゲートドライブ信号がオフしてからこのＭＯＳ
型ＦＥＴＱ４がオフするまでの送れ時間ｔｄoFF4との間
には、ｔｄon1 ＞ｔｄoFF4 の関係を満足することが必
要となる。同時に、Ｑ１のＭＯＳ型ＦＥＴへのゲートド
ライブ信号がオフしてからこのＭＯＳ型ＦＥＴＱ１がオ
フするまでの送れ時間ｔｄoff1と 、Ｑ４のＭＯＳ型Ｆ
ＥＴへのゲートドライブ信号がオンしてからこのＭＯＳ
型ＦＥＴＱ４がオンするまでの送れ時間ｔｄon4 との間
には、ｔｄoff1＜ｔｄon4 の関係を満足することが必要
となる。これらの条件は、Ｑ２とＱ３のＭＯＳ型ＦＥＴ
間においても同様である。ただし、これらの条件を満足
するように各ＭＯＳ型ＦＥＴの駆動回路を構成すること
はさほど困難ではなく、この点はすでに解決済みと言っ
てよい。

【０００７】問題は、補助電源回路ＡＵＸ及びドライブ
用トランスＴ２、Ｔ３が必要であるためコスト的に割高
になると言う点である。

【０００８】この点を改善したスイッチング電源装置の
構成を図１３に示す。この電源装置では、Ｑ１及びＱ２
の各ＭＯＳ型ＦＥＴをドライブ制御するための制御回路
ＣＣ２を一次側に設けることでドライブ用トランスを削
除することに成功している。しかしながら、この方式で
は、図１２の各ＭＯＳ型ＦＥＴのタイミングを得るため
に、一次側制御回路ＣＣ２と二次側制御回路ＣＣ３とを
パルストランスＴ４で接続し、このパルストランスＴ４
を介して各制御回路間で制御信号を伝送しなければなら
ない。したがって、トランスの数は確かに２から１に減
るが、もともと高価であるトランスを用いる以上割高に
なることは避けられない。

【０００９】

【発明が解決しようとする課題】本発明はこのような課
題を解決するためのもので、ＭＯＳ型ＦＥＴのドレイン
電圧を監視してこのＭＯＳ型ＦＥＴの最適なオン／オフ
切替タイミングを得ることができ、これにより一次側／
二次側制御回路間のトランスを排除し、これにより二次
側制御回路の集積化を実現し、コスト低減及び小形化を
図ることのできる整流回路及び電源装置の提供を目的と
している。

【００１０】

【課題を解決するための手段】本発明の整流回路は上記
した目的を達成するために、ＭＯＳ型ＦＥＴを整流素子
として用いて構成される整流回路において、ＭＯＳ型Ｆ
ＥＴのドレインに印加される正電圧の立ち上がり（また
は立ち下がり）を検出する検出手段と、検出手段により
検出された正電圧の立ち上がり（または立ち下がり）の
タイミングを基準として、ＭＯＳ型ＦＥＴのオン／オフ
切替タイミングを、少なくともドレインに正電圧が印加
される間はオフとなるように生成するタイミング生成手
段と、タイミング生成手段によって生成されたオン／オ
フ切替タイミングに従って、ＭＯＳ型ＦＥＴを駆動する
駆動手段とを具備することを特徴としている。

【００１１】

【作用】すなわち、本発明では、検出手段により、ＭＯ
Ｓ型ＦＥＴのドレインに印加される正電圧の立ち上がり
（または立ち下がり）を検出し、タイミング生成手段に
て、この正電圧の立ち上がり（または立ち下がり）のタ
イミングを基準として、少なくともドレインに正電圧が
印加される間はオフとなるようなＭＯＳ型ＦＥＴのオン
／オフ切替タイミングを生成し、このオン／オフ切替タ
イミングに従って、ＭＯＳ型ＦＥＴを駆動する。したが
って、従来必要であったＭＯＳ型ＦＥＴの最適なタイミ
ング確保のための一次側／二次側制御回路間での制御信
号の伝送が不要となって、一次側／二次側制御回路間の
パルストランス等を排除することが可能になり、コスト
低減及び小形化を図ることができる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照しなから
説明する。

【００１３】図１は本発明に係る一実施例のフォワード
方式のスイッチング電源装置の構成を示す回路図であ
る。

【００１４】同図において、１は直流電源、Ｔ１は高周
波トランス、Ｑ５はトランスＴ１の入力側において高周
波の交番電圧を発生させるためのＭＯＳ型ＦＥＴ、Ｄ１
はトランスＴ１のリセット用ダイオード、Ｒ２はＭＯＳ
型ＦＥＴＱ５のドレイン電流検出用の抵抗である。Ｄ２
及びＱ６はトランスＴ１の出力を整流するダイオード及
びＭＯＳ型ＦＥＴである。Ｌ１及びＣ３は出力電圧を平
滑化するインダクタ及びコンデンサ、Ｒ１は負荷であ
る。ＣＣ４はＭＯＳ型ＦＥＴＱ５のスイッチングを制御
する一次側制御回路であり、出力電圧が所定値に安定す
るようにＭＯＳ型ＦＥＴＱ５に出力するゲートドライブ
信号のオン幅を制御する。ＣＣ５は抵抗Ｒ２で検出した
ＭＯＳ型ＦＥＴＱ５のドレイン電流値からインダクタＬ
１の電流値を監視し、この電流値が所定値以下となった
場合にＱ６のＭＯＳ型ＦＥＴのドライブを禁止する信号
を生成するドライブ禁止信号生成回路である。ＣＣ６は
Ｑ６のＭＯＳ型ＦＥＴのドライブを制御する二次側制御
回路であり、その詳細を次に説明する。

【００１５】二次側制御回路ＣＣ６において、ＡＵＸ２
はＭＯＳ型ＦＥＴＱ６のドレイン電圧から制御回路ＣＣ
６内の各回路を動作させるための直流電源を生成する補
助電源回路である。Ｃ11、Ｒ11、Ｄ11及びＩＣ12-2はＭ
ＯＳ型ＦＥＴＱ６のドレイン電圧の立ち上り微分パルス
を発生する回路（微分パルス発生回路）を構成するコン
デンサ、抵抗、ダイオード及びインバータである。ＩＣ
14-1及びＩＣ14-2はフリップフロップを構成する２つの
ＮＡＮＤゲートである。Ｄ12、Ｒ12及びＣ12はＮＡＮＤ
ゲートＩＣ14-2に入力する一定時間幅のパルスを発生す
る回路（パルス発生回路）を構成するダイオード、抵抗
及びコンデンサである。ＩＣ12-1はＭＯＳ型ＦＥＴＱ６
のドレイン電圧信号を反転するインバータである。ＩＣ
11は３入力ＡＮＤゲートであり、ＮＡＮＤゲートＩＣ14
-1の出力信号、インバータＩＣ12-1のドレイン電圧反転
信号及びＶCCとの論理積をとって、その結果をＭＯＳ型
ＦＥＴＱ６のゲートドライブ信号として出力する。

【００１６】またＣＣ７は出力電圧から一次側制御回路
ＣＣ４へのフィードバック信号を生成する出力電圧フィ
ードバック回路である。ＰＣ１は出力電圧フィードバッ
ク回路ＣＣ７により生成されたフィードバック信号を一
次側制御回路ＣＣ４に伝送するためのフォトカプラであ
る。ＰＣ２はドライブ禁止信号生成回路ＣＣ５で生成さ
れたドライブ禁止信号を二次側制御回路ＣＣ６に伝送す
るフォトカプラである。 次に本実施例のスイッチング
電源装置の動作を説明する。

【００１７】この電源装置では、ＭＯＳ型ＦＥＴＱ５を
高周波でスイッチングすることによって高周波交番電圧
を発生させ、この交番電圧をトランスＴ１を介して二次
側に伝達する。二次側に伝達された交番電圧はダイオー
ドＤ２及びＭＯＳ型ＦＥＴＱ６によって整流され、イン
ダクタＬ１及びコンデンサＣ３で平滑化されて出力電圧
となって負荷Ｒ１に供給される。

【００１８】その間、一次側制御回路ＣＣ４は、出力電
圧フィードバック回路ＣＣ７によって生成される出力電
圧のフィードバック信号をフォトカプラＰＣ１を介して
入力し、この出力電圧を所定値に保つようにＭＯＳ型Ｆ
ＥＴＱ５に供給するドライブ信号のオン幅を制御する。

【００１９】一方、ドライブ禁止信号生成回路ＣＣ５
は、図２の（ａ）に示すように、ＭＯＳ型ＦＥＴＱ５の
ドレイン電流値からインダクタＬ１の電流値が所定値以
下となった場合を検出すると、ドライブ禁止信号をフォ
トカプラＰＣ２を通じて二次側制御回路ＣＣ６内の３入
力ＡＮＤゲートＩＣ11に入力する。具体的には、図２
（ｂ）に示すように、フォトカプラＰＣ２のコレクタレ
ベルをＬＯＷにすることで、３入力ＡＮＤゲートＩＣ11
へのＶcc入力がオフとなり、図２（ｃ）に示すように、
３入力ＡＮＤゲートＩＣ11の出力（ＭＯＳ型ＦＥＴＱ６
へのドライブ信号出力）がオフとなる。

【００２０】また、二次側制御回路ＣＣ６は、整流用Ｍ
ＯＳ型ＦＥＴＱ６のドレイン電圧からこのＭＯＳ型ＦＥ
ＴＱ６のゲートドライブ信号を次のように生成する。

【００２１】図３はこの制御回路ＣＣ６によるゲートド
ライブ信号生成の動作を説明するための各信号波形図で
ある。同図において、（ａ）はＭＯＳ型ＦＥＴＱ６のド
レイン電圧である。制御回路ＣＣ６ではこのドレイン電
圧の立ち上りをコンデンサＣ11、抵抗Ｒ11、ダイオード
Ｄ11及びインバータＩＣ12-2から構成される微分パルス
発生回路によって検出する。この検出信号（図３
（ｂ））は２つのＮＡＮＤゲートＩＣ14-1、ＩＣ14-2か
らなるフリップフロップでラッチされる。ここで、ダイ
オードＤ12、抵抗Ｒ12及びコンデンサＣ12から構成され
るパルス発生回路はフリップフロップのラッチ時間を決
めるパルスを一定時間ＴCR発生する。これによりフリッ
プフロップ（ＮＡＮＤゲートＩＣ14-1）の出力は、図３
（ｃ）に示すように、ドレイン電圧の立ち上がり時点か
らＴCR時間後にＬレベルに切り替わる。すなわち、微分
パルス発生回路の検出信号（Ｌレベル）がＮＡＮＤゲー
トＩＣ14-1に入力されてその出力がＨレベルとなると、
ＮＡＮＤゲートＩＣ14-2の出力はＬレベルになるが、パ
ルス発生回路によってＮＡＮＤゲートＩＣ14-2の入力は
一定時間ＴCR遅れてＬレベルになるので、ＮＡＮＤゲー
トＩＣ14-1の出力をＴCR時間後に、はじめてＬレベルに
切り替えることができる。

【００２２】ここで、パルス発生回路のパルス幅ＴCR
は、ＭＯＳ型ＦＥＴＱ６のドレインの印加正電圧が除去
されてから次に正電圧が印加される前の任意の時点でＮ
ＡＮＤゲートＩＣ14-1の出力がＬレベルになるように設
定される。パルス幅ＴCRは抵抗Ｒ12及びコンデンサＣ12
による時定数とＮＡＮＤゲートＩＣ14-2の入力のスレッ
ショドレベルとで調整することができる。

【００２３】ゲートドライブ信号の極性を決定する３入
力ＡＮＤゲートＩＣ11は、上記フリップフロップの出力
とインバータＩＣ12-1の出力であるドレイン電圧の反転
信号との論理積をとり、その結果をゲートドライブ信号
（図３（ｄ））としてＭＯＳ型ＦＥＴＱ６に出力する。
これにより、ＭＯＳ型ＦＥＴＱ６は、ドレインに印加さ
れた正電圧が除去されてからオンになり、次にドレイン
に正電圧が印加される前にオフとなるといった最適なオ
ン／オフ切替タイミングでドライブされる。

【００２４】またこの動作において、ドライブ禁止信号
を二次側制御回路ＣＣ６が入力した場合、その入力期間
は３入力ＡＮＤゲートＩＣ11の出力が無条件でＬレベル
となり、ＭＯＳ型ＦＥＴＱ６のドライブが禁止される。

【００２５】かくして本実施例のスイッチング電源装置
によれば、ＭＯＳ型ＦＥＴＱ６のドレイン電圧を監視す
るだけでＭＯＳ型ＦＥＴＱ６の最適なオン／オフ切替タ
イミングを得ることができるので、従来必要であった一
次側／二次側制御回路間のパルストランスを排除でき、
装置のコスト低減及び小形化を実現できる。

【００２６】また、二次側制御回路ＣＣ６は構成が簡単
であり、よって集積化も容易である。したがって、二次
側制御回路ＣＣ６を集積化することによってのコスト低
減・サイズ縮小効果も得られる。

【００２７】次に本発明の他の実施例を説明する。

【００２８】図４は図１のＭＯＳ型ＦＥＴの制御方式を
フライバック方式のスイッチング電源装置に適用した場
合の構成を示す図である。

【００２９】同図において、Ｔ５はフライバックトラン
ス、Ｑ８はトランスＴ５の出力を整流するＭＯＳ型ＦＥ
Ｔ、Ｃ４は平滑用のコンデンサである。その他図１と同
一符号の部分は図１と共通である。

【００３０】この実施例では、一次側のＭＯＳ型ＦＥＴ
Ｑ５のオン期間にフライバックトランスＴ５に磁気エネ
ルギーが蓄積される。この間、整流用のＭＯＳ型ＦＥＴ
Ｑ８はオフ状態であり、ドレインには正電圧が印加され
る。この後、ＭＯＳ型ＦＥＴＱ５がオフになるとＭＯＳ
型ＦＥＴＱ８がオンになり、ＭＯＳ型ＦＥＴＱ８の寄生
ダイオードを通じてフライバックトランスＴ５の磁気エ
ネルギーが二次側に放出され、コンデンサＣ４が充電さ
れて行く。

【００３１】ところで、このフライバック方式のスイッ
チング電源装置においては、フライバックトランスＴ５
からの磁気エネルギーの放出が終了した後、ＭＯＳ型Ｆ
ＥＴＱ５がオフ状態、ＭＯＳ型ＦＥＴＱ８がオン状態に
あると、コンデンサＣ４の両端電圧によりフライバック
トランスＴ５に磁気エネルギーが戻され、効率の低下を
招くことになる。そこで本実施例では、フライバックト
ランスＴのインダクタ電流が零になったことをドライブ
禁止信号生成回路ＣＣ５にて検出し、ドライブ禁止信号
を二次側制御回路ＣＣ６に送ってＭＯＳ型ＦＥＴＱ８の
ゲートドライブを禁止させる。これにより効率の改善を
実現している。

【００３２】次に本発明のさらに他の実施例を説明す
る。

【００３３】図５は図１のＭＯＳ型ＦＥＴの制御方式を
ハーフブリッジ方式及びプッシュブル方式のスイッチン
グ電源装置に適用した場合の構成を示す図である。同図
に示す電源装置において、トランスＴ１の出力巻線には
中間タップが設けられている。この中間タップを挟んだ
出力巻線の両端にはそれぞれ整流素子としてのＭＯＳ型
ＦＥＴＱ３、Ｑ４のドレイン側が接続されている。そし
て各ＭＯＳ型ＦＥＴＱ３、Ｑ４のソース側同士が接続さ
れている。各ＭＯＳ型ＦＥＴＱ３、Ｑ４はそれぞれ別個
の制御回路ＣＣ６−１、ＣＣ６−２によってドライブが
制御されるようになっている。

【００３４】図６は各ＭＯＳ型ＦＥＴＱ３、Ｑ４の動作
波形を示す図である。各制御回路ＣＣ６−１、ＣＣ６−
２による個々のＭＯＳ型ＦＥＴＱ３、Ｑ４のドライブ制
御の方法は図１の実施例で説明した通りである。つま
り、各ＭＯＳ型ＦＥＴＱ３、Ｑ４はそれぞれ、自ＭＯＳ
型ＦＥＴのドレイン電圧が立ち下がってからオン状態に
なり、次のドレイン正電圧の印加前にオフ状態となるよ
うにそれぞれ制御される。この場合、各ＭＯＳ型ＦＥＴ
Ｑ３、Ｑ４間のオン／オフは両者のオン期間が重ならな
いように交互に行われる。

【００３５】ここで、ＭＯＳ型ＦＥＴにショート電流を
流さないための条件の成立性について述べる。まずｄof
f1＜ｔｄon4 の条件は、本実施例の場合、ＭＯＳ型ＦＥ
ＴＱ４のドレイン電圧の立ち下がりと同時にゲート電圧
がオンすることから自動的に満足することになる。ｄon
1 ＞ｔｄoFF4の条件に関しては、図６中のＴCR4 の時間
（ドレイン電圧が立ち上ってからゲート電圧が立ち下が
るまでの時間）をスイッチング１周期の時間Ｔよりも短
く設定することで満たされる。

【００３６】なお、本実施例においては、負荷電流が小
さくなると各ＭＯＳ型ＦＥＴＱ３、Ｑ４共にドレインに
正電圧が印加されない期間でインダクタＬ１の電流が負
荷側からトランスＴ１側に戻され、効率の低下を招くこ
とになる。これを防止するため、本実施例では、負荷電
流の低下によってインダクタＬ１の電流が零になったこ
とをドライブ禁止信号生成回路ＣＣ５にて検出し、ドラ
イブ禁止信号を二次側制御回路ＣＣ６−１、ＣＣ６−２
に送ってＭＯＳ型ＦＥＴＱ３、Ｑ４のゲートドライブを
禁止させる。これにより効率の改善を実現している。

【００３７】図７は図５に示したハーフブリッジ方式及
びプッシュブル方式のスイッチング電源装置の二次側回
路の結線方法を変えた例である。このように、各制御回
路ＣＣ６−１、ＣＣ６−２は出力ＧＮＤと共有化しなけ
ればならないラインを持たないため、各ＭＯＳ型ＦＥＴ
Ｑ３、Ｑ４の配置の自由度が、各制御回路ＣＣ６−１、
ＣＣ６−２のドレイン電圧検出線の接続によって失われ
る心配はない。

【００３８】次に、図５に示したハーフブリッジ方式及
びプッシュブル方式のスイッチング電源装置に適用可能
な二次側制御回路の他の構成例を説明する。

【００３９】図８にその制御回路を含む二次側回路の構
成を示す。なお、同図に示す二次側回路の構成は図５に
示したハーフブリッジ方式あるいはプッシュブル方式の
スイッチング電源装置の二次側回路とまったく同じであ
る。

【００４０】同図において、Ｃ22、Ｄ21、Ｒ21はＭＯＳ
型ＦＥＴＱ３のドレイン電圧の立ち下がり微分パルスを
発生する回路（第１微分パルス発生回路）を構成するコ
ンデンサ、ダイオード及び抵抗である。Ｃ23、Ｄ22、Ｒ
22はＭＯＳ型ＦＥＴＱ４のドレイン電圧の立ち下がり微
分パルスを発生する回路（第２微分パルス発生回路）を
構成するコンデンサ、ダイオード及び抵抗である。ＩＣ
1-1 、ＩＣ1-2 はフリップフロップを構成する２つのＮ
ＡＮＤゲートである。ＩＣ2-1 及びＩＣ2-2 はＡＮＤゲ
ートである。ＡＮＤゲートＩＣ2-1 の出力はＭＯＳ型Ｆ
ＥＴＱ４にゲートドライブ信号として供給される。ＡＮ
ＤゲートＩＣ2-2 の出力はＭＯＳ型ＦＥＴＱ３にゲート
ドライブ信号として供給される。Ｃ24、Ｄ23、Ｒ23はＮ
ＡＮＤゲートＩＣ1-2 の出力から一定時間幅のパルス信
号を発生してＡＮＤゲートＩＣ2-1 に入力する第１パル
ス信号発生回路である。Ｃ25、Ｄ24、Ｒ24はＮＡＮＤゲ
ートＩＣ1-1 の出力から一定時間幅のパルス信号を発生
してＡＮＤゲートＩＣ2-2に入力する第２のパルス信号
発生回路である。

【００４１】次に、この制御回路の動作を図９を参照し
ながら説明する。同図において、（ａ）（ｂ）はＭＯＳ
型ＦＥＴＱ３及びＭＯＳ型ＦＥＴＱ４のドレイン電圧で
ある。制御回路では、個々の微分パルス発生回路にてこ
れらＭＯＳ型ＦＥＴＱ３、Ｑ４のドレイン電圧の立ち下
がりを検出し、その検出信号であるドレイン電圧立ち下
がり微分信号（ｃ）（ｄ）を各ＮＡＮＤゲートＩＣ1-1
、ＩＣ1-2 に入力する。各ＮＡＮＤゲートＩＣ1-1 、
ＩＣ1-2 はフリップフロップを構成しており、上記各検
出信号を交互に入力する度にセット／リセットを繰り返
して各出力端から互いに極性の異なる信号を出力する。
各ＮＡＮＤゲートＩＣ1-1 、ＩＣ1-2 の出力はＡＮＤゲ
ートＣ2-1 、Ｃ2-2 の各一方の入力端に直接入力される
と共にパルス信号発生回路に入力される。各パルス信号
発生回路は一定時間パルスを発生し、それぞれ対応する
ＡＮＤゲートＣ2-1 、Ｃ2-2 の各他方の入力端に入力す
る。 ここで、各パルス信号発生回路が発生するパルス
の長さＴ′CRは、図１０に示すように、ＭＯＳ型ＦＥＴ
Ｑ３のドレイン電圧が立ち下がってパルスが発生したと
すると、ＭＯＳ型ＦＥＴＱ４のドレイン電圧の立ち下が
り時点と次にＭＯＳ型ＦＥＴＱ３のドレイン電圧の立ち
上がり時点との間にパルスの末端がくるように設定され
ている。

【００４２】したがって、各ＭＯＳ型ＦＥＴＱ３、Ｑ４
のドレイン電圧が正常なタイミングで発生している場
合、各ＡＮＤゲートＣ2-1 、Ｃ2-2 の出力つまり各ゲー
トドライブ信号は、図９（ｅ）（ｆ）に示すように、各
ＮＡＮＤゲートＩＣ1-1 、ＩＣ1-2 の出力とまったく同
じものとなる。すなわち、Ｑ３のＭＯＳ型ＦＥＴのドレ
イン電圧が立ち下がったタイミングでＱ３のＭＯＳ型Ｆ
ＥＴへのゲートドライブ信号がオン状態となり、Ｑ４の
ＭＯＳ型ＦＥＴへのゲートドライブ信号がオフ状態とな
る。同様にＱ４のＭＯＳ型ＦＥＴのドレイン電圧が立ち
下がったタイミングで、Ｑ４のＭＯＳ型ＦＥＴへのゲー
トドライブ信号がオン状態となり、Ｑ３のＭＯＳ型ＦＥ
Ｔへのゲートドライブ信号がオフ状態となる。

【００４３】次に、パルス信号発生回路の出力パルスが
有効に働く場合の動作を説明する。図１０は、その
（ａ）（ｂ）に示すように、Ｑ３のＭＯＳ型ＦＥＴのド
レイン電圧立ち下がりの後にＱ４のＭＯＳ型ＦＥＴのド
レイン電圧が発生せずに、Ｑ３ドレイン電圧が立ち上が
った場合の動作波形を示している。この場合、図１０
（ｅ）に示すように、Ｑ３のＭＯＳ型ＦＥＴへのゲート
ドライブ信号はオン状態のままとなるためＱ３のＭＯＳ
型ＦＥＴにショート電流が流れる。図１０（ｅ）の斜線
部はショート電流発生の期間を示している。

【００４４】そこで前述したように、パルス信号発生回
路からＡＮＤゲートＣ2-1 、Ｃ2-2に長さをＴ′CRに制
限したパルスを入力し、図１０（ｆ）に示すように、次
のドレイン電圧が立ち上がる前にゲートドライブ信号を
Ｔ′CRの長さで強制的にオフにする。

【００４５】以上本発明の実施例をいくつか説明した
が、本発明はこれらの実施例に限定されるものではな
い。例えば、図１及び図８に示した制御回路ＣＣ６の構
成において、ドレイン電圧の立ち上がりまたは立ち下が
り微分信号を入力としてゲートドライブ信号のオン／オ
フ切り替えタイミングを生成する部分の回路ブロックＣ
Ｂ１を、論理ゲートではなくタイマー回路を用いて構成
してもよい。

【００４６】

【発明の効果】以上説明したように本発明の整流回路及
び電源装置によれば、ＭＯＳ型ＦＥＴを整流素子として
用いる場合のＭＯＳ型ＦＥＴの最適なオン／オフ切替タ
イミングをＭＯＳ型ＦＥＴのドレイン電圧の監視するだ
けで得ることができ、これにより、前記タイミング確保
のための一次側／二次側制御回路間での制御信号の伝送
が不要となって一次側／二次側制御回路間のパルストラ
ンス等を排除することが可能になり、コスト低減及び小
形化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る一実施例のフォワード方式のスイ
ッチング電源装置の構成を示す回路図である。

【図２】図１中のドライブ禁止信号生成回路の動作を説
明するための各信号波形を示す図である。

【図３】図１中の二次側制御回路によるゲートドライブ
信号生成の動作を説明するための各信号波形を示す図で
ある。

【図４】本発明の他の実施例のフライバック方式のスイ
ッチング電源装置の構成を示す図である。

【図５】本発明のさらに他の実施例のハーフブリッジ方
式及びプッシュブル方式のスイッチング電源装置を示す
図である。

【図６】図５に示すスイッチング電源装置内の各ＭＯＳ
型ＦＥＴのドレイン・ゲート電圧波形を示す図である。

【図７】図５に示すスイッチング電源装置の変形例を示
す図である。

【図８】ハーフブリッジ方式及びプッシュブル方式のス
イッチング電源装置に適用可能な二次側制御回路の他の
構成例を示す図である。

【図９】図８の制御回路内の各信号波形を示す図であ
る。

【図１０】ドレイン電圧が発生しなかった場合の動作を
説明するための図８の制御回路内の各信号波形を示す図
である。

【図１１】従来のスイッチング電源装置を示す回路図で
ある。

【図１２】図１１における各ＭＯＳ型ＦＥＴへのドライ
ブ信号のタイミングを示す図である。

【図１３】他の従来のスイッチング電源装置を示す回路
図である。

【符号の説明】

１…直流電源、Ｔ１…トランス、Ｑ５…ＭＯＳ型ＦＥ
Ｔ、Ｄ２…ダイオード、Ｑ５…スイッチング用のＭＯＳ
型ＦＥＴ、Ｑ６…整流用のＭＯＳ型ＦＥＴ、Ｌ１…イン
ダクタ、Ｃ３…コンデンサ、ＣＣ４…一次側制御回路、
ＣＣ５…ドライブ禁止信号生成回路、ＣＣ６…二次側制
御回路、ＡＵＸ２…補助電源回路、Ｃ11、Ｒ11、Ｄ11、
ＩＣ12-2…微分パルス発生回路、ＩＣ14-1、ＩＣ14-2…
フリップフロップ（ＮＡＮＤゲート）、Ｄ12、Ｒ12、Ｃ
12はパルス発生回路、ＩＣ12-1…インバータ、ＩＣ11…
３入力ＡＮＤゲート。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳ型ＦＥＴを整流素子として用いて
   構成される整流回路において、 前記ＭＯＳ型ＦＥＴのドレインに印加される正電圧の立
   ち上がりを検出する検出手段と、 前記検出手段により検出された正電圧の立ち上がりのタ
   イミングを基準として、少なくとも前記ドレインに正電
   圧が印加される間は前記ＭＯＳ型ＦＥＴがオフとなる、
   前記ＭＯＳ型ＦＥＴの最適なオン／オフ切替タイミング
   を生成するタイミング生成手段と、 前記タイミング生成手段によって生成されたオン／オフ
   切替タイミングに従って、前記ＭＯＳ型ＦＥＴにゲート
   ドライブ信号を出力するドライブ信号出力手段とを具備
   することを特徴とする整流回路。
2. 【請求項２】 ＭＯＳ型ＦＥＴを二次側整流素子として
   用いて構成される整流回路において、 前記ＭＯＳ型ＦＥＴのドレインに印加される正電圧の立
   ち下がりを検出する検出手段と、 前記検出手段により検出された正電圧の立ち下がりのタ
   イミングを基準として、少なくとも前記ドレインに正電
   圧が印加される間は前記ＭＯＳ型ＦＥＴがオフとなる、
   前記ＭＯＳ型ＦＥＴの最適なオン／オフ切替タイミング
   を生成するタイミング生成手段と、 前記タイミング生成手段によって生成されたオン／オフ
   切替タイミングに従って、前記ＭＯＳ型ＦＥＴにゲート
   ドライブ信号を出力するドライブ信号出力手段とを具備
   することを特徴とする整流回路。
3. 【請求項３】 請求項１記載の整流回路において、 前記タイミング生成手段は、 前記検出手段によって検出された正電圧の立ち上がりタ
   イミングから、この正電圧の立ち下がり後における所定
   時間経過後を、前記ＭＯＳ型ＦＥＴをオフに切り替える
   タイミングとして生成することを特徴とする整流回路。
4. 【請求項４】 請求項１または３記載の整流回路におい
   て、 前記タイミング生成手段は、 前記ＭＯＳ型ＦＥＴのドレインに正電圧が印加される期
   間を検出してこの正電圧印加期間の終了時点を、前記Ｍ
   ＯＳ型ＦＥＴをオンに切り替えるタイミングとして生成
   することを特徴とする整流回路。
5. 【請求項５】 請求項１または２記載の整流回路におい
   て、 前記ＭＯＳ型ＦＥＴのドレインに印加される正電圧を取
   り込んで、少なくとも前記タイミング生成手段及び前記
   ドライブ信号出力手段を動作させるための直流電源を生
   成する直流電源生成手段をさらに具備することを特徴と
   する整流回路。
6. 【請求項６】 中間タップを挟んで互いに逆極性となる
   よう接続された２つの出力巻線を有するトランスと、 前記各出力巻線の前記中間タップと逆側端にドレインが
   接続され、かつソース同士が互いに接続された整流用の
   ２つのＭＯＳ型ＦＥＴと、 前記ソース同士の接続点と前記中間タップとの間に接続
   された負荷と、 前記中間タップと前記負荷との間に接続されたインダク
   タと、 前記インダクタの電流値を検出する検出手段と、 前記検出手段により検出された電流値が所定値以下とな
   った時、前記各ＭＯＳ型ＦＥＴのドライブを禁止する禁
   止手段とを具備することを特徴とする電源装置。
7. 【請求項７】 トランスと、 前記トランスの入力巻線に供給する直流をスイッチング
   するスイッチング素子と、 前記トランスの出力巻線に接続された負荷と、 前記トランスの出力巻線と前記負荷との間にドレインを
   前記出力巻線側に向けて接続された整流用のＭＯＳ型Ｆ
   ＥＴと、 前記トランスの出力巻線の電流値を検出する検出手段
   と、 前記検出手段により検出された電流値が所定値以下とな
   った時、前記各ＭＯＳ型ＦＥＴのドライブを禁止する禁
   止手段とを具備することを特徴とする電源装置。
8. 【請求項８】 中間タップを挟んで互いに逆極性となる
   よう接続された２つの出力巻線を有するトランスと、 前記各出力巻線の前記中間タップと逆側両端にドレイン
   が接続され、かつソース同士が互いに接続された２つの
   ＭＯＳ型ＦＥＴと、 前記各ＭＯＳ型ＦＥＴのドレインに印加される正電圧の
   立ち下がりをそれぞれ検出する検出手段と、 前記検出手段により一方の前記ＭＯＳ型ＦＥＴのドレイ
   ンに印加される正電圧の立ち下がりが検出されたとき、
   該ＭＯＳ型ＦＥＴをオン状態にすると共に、他方のＭＯ
   Ｓ型ＦＥＴをオフ状態にするように前記各ＭＯＳ型ＦＥ
   Ｔのドライブをそれぞれ制御する制御手段とを具備する
   ことを特徴とする電源装置。
9. 【請求項９】 請求項８記載の電源装置において、 前記制御手段の制御に拘らず、前記ＭＯＳ型ＦＥＴのオ
   ン状態が同じＭＯＳ型ＦＥＴのドレインに次の正電圧が
   印加される前に終了するように、前記ＭＯＳ型ＦＥＴの
   オン時間を制限する手段をさらに具備することを特徴と
   する電源装置。