JPH07193223A - ヘテロ接合ｆｅｔの製造方法 - Google Patents
ヘテロ接合ｆｅｔの製造方法Info
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- JPH07193223A JPH07193223A JP33033493A JP33033493A JPH07193223A JP H07193223 A JPH07193223 A JP H07193223A JP 33033493 A JP33033493 A JP 33033493A JP 33033493 A JP33033493 A JP 33033493A JP H07193223 A JPH07193223 A JP H07193223A
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Abstract
(57)【要約】
【目的】Ａｌ0.2 Ｇａ0.8 Ａｓヘテロバッファ層、Ｉｎ
0.2 Ｇａ0.8 Ａｓ電流チャネル層およびＡｌ0.2 Ｇａ
0.8 Ａｓ電子供給層を有するヘテロ接合ＦＥＴにおい
て、それぞれ最適な成長温度でエピタキシャル成長する
ことによってピンチオフ特性を良好にし、かつ２ＤＥＧ
層のシート電子濃度と電子移動度を向上させる。 【構成】ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５Ａとア
ンドープＧａＡｓバッファ層２Ａを基板温度６００℃〜
７００℃で成長し、アンドープＩｎ0.2 Ｇａ0.8Ａｓチ
ャネル層４とアンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテロバ
ッファ層４を４００℃〜５００℃で成長する。
0.2 Ｇａ0.8 Ａｓ電流チャネル層およびＡｌ0.2 Ｇａ
0.8 Ａｓ電子供給層を有するヘテロ接合ＦＥＴにおい
て、それぞれ最適な成長温度でエピタキシャル成長する
ことによってピンチオフ特性を良好にし、かつ２ＤＥＧ
層のシート電子濃度と電子移動度を向上させる。 【構成】ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５Ａとア
ンドープＧａＡｓバッファ層２Ａを基板温度６００℃〜
７００℃で成長し、アンドープＩｎ0.2 Ｇａ0.8Ａｓチ
ャネル層４とアンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテロバ
ッファ層４を４００℃〜５００℃で成長する。
Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合ＦＥＴの製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】化合物半導体ＦＥＴとして、バンドギャ
ップの異なる２つの半導体層間の、ヘテロ接合のバンド
ギャップの小さい方の半導体に誘起される二次元電子ガ
ス（２ＤＥＧ）層を用いたＦＥＴが知られているが、こ
れについては例えば、井上、松野の「ヘテロ接合型電界
効果トランジスタ（公開特許公報（Ａ）平１−１４３２
７号）に開示されている。
ップの異なる２つの半導体層間の、ヘテロ接合のバンド
ギャップの小さい方の半導体に誘起される二次元電子ガ
ス（２ＤＥＧ）層を用いたＦＥＴが知られているが、こ
れについては例えば、井上、松野の「ヘテロ接合型電界
効果トランジスタ（公開特許公報（Ａ）平１−１４３２
７号）に開示されている。
【０００３】従来のヘテロＦＥＴについて図５を参照し
て説明する。図５（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１上に、アンドープＧａＡｓバッファ層２を形
成、次いで図５（ｂ）に示すように、アンドープＡｌ
0.2 Ｇａ0.8 Ａｓヘテロバッファ層３、アンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層４を形成し、次いで図５
（ｃ）に示すように、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層５、ゲート電極９を形成する。７，８はそれぞれｎ
型ＧａＡｓコンタクト層６を介して設けられたソース電
極およびドレイン電極である。このように、ｎ型Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層５とアンドープＩｎ0.2 Ｇ
ａ0.8 Ａｓチャネル層４とアンドープＡｌ0.2 Ｇａ0.8
Ａｓヘテロバッファ層３で作られたポテンシャル井戸に
は２ＤＥＧ層（図示しない）が形成される。ＦＥＴで
は、ソース電極７とドレイン電極８の間の２ＤＥＧ層を
流れる電流をゲート電極９に印加される電圧によって制
御しており、デバイスの高性能化のためには（１）２Ｄ
ＥＧ層のシート電子濃度が高く、電子移動度が高いこと
（２）ピンチオフ特性が良く（漏れ電流が少ない）ｇｍ
が大きいことが重要であるが、従来はアンドープＧａＡ
ｓ層２にないしｎ型ＧａＡｓコンタクト層６を４５０℃
から５２０℃のある一定の基板温度でエピタキシャル成
長をすることによって形成していた。
て説明する。図５（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１上に、アンドープＧａＡｓバッファ層２を形
成、次いで図５（ｂ）に示すように、アンドープＡｌ
0.2 Ｇａ0.8 Ａｓヘテロバッファ層３、アンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層４を形成し、次いで図５
（ｃ）に示すように、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層５、ゲート電極９を形成する。７，８はそれぞれｎ
型ＧａＡｓコンタクト層６を介して設けられたソース電
極およびドレイン電極である。このように、ｎ型Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層５とアンドープＩｎ0.2 Ｇ
ａ0.8 Ａｓチャネル層４とアンドープＡｌ0.2 Ｇａ0.8
Ａｓヘテロバッファ層３で作られたポテンシャル井戸に
は２ＤＥＧ層（図示しない）が形成される。ＦＥＴで
は、ソース電極７とドレイン電極８の間の２ＤＥＧ層を
流れる電流をゲート電極９に印加される電圧によって制
御しており、デバイスの高性能化のためには（１）２Ｄ
ＥＧ層のシート電子濃度が高く、電子移動度が高いこと
（２）ピンチオフ特性が良く（漏れ電流が少ない）ｇｍ
が大きいことが重要であるが、従来はアンドープＧａＡ
ｓ層２にないしｎ型ＧａＡｓコンタクト層６を４５０℃
から５２０℃のある一定の基板温度でエピタキシャル成
長をすることによって形成していた。
【０００４】
【発明が解決しようとする課題】しかしながら、エピタ
キシャル成長の最適温度が上述した全ての物質について
同一であるとは必ずしもいえないのはむしろ当然であ
り、前述した電子移動度やｇｍの改善の余地があるとい
えよう。
キシャル成長の最適温度が上述した全ての物質について
同一であるとは必ずしもいえないのはむしろ当然であ
り、前述した電子移動度やｇｍの改善の余地があるとい
えよう。
【０００５】本発明の目的は一層改善された電気的特性
のヘテロ接合ＦＥＴを実現できる製造方法を提供するこ
とにある。
のヘテロ接合ＦＥＴを実現できる製造方法を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明のヘテロ接合ＦＥ
Ｔの製造方法は、半絶縁性ＧａＡｓ基板表面にＧａＡｓ
バッファ層、Ａｌx Ｇａ1-x Ａｓヘテロバッファ層（０
＜ｘ＜１）、前記Ａｌx Ｇａ1-x Ａｓヘテロバッファ層
よりバンドギャップの小さいＩｎy Ｇａ1-y Ａｓチャネ
ル層（０＜ｙ＜１）および前記Ｉｎy Ｇａ1-y Ａｓチャ
ネル層よりバンドギャップの大きいＡｌz Ｇａ1-z Ａｓ
電子供給層（０＜ｚ＜１）を順次エピタキシャル成長し
てヘテロ接合構造体を形成する工程を含むヘテロ接合Ｆ
ＥＴの製造方法において、前記Ａｌz Ｇａ1-z Ａｓ電子
供給層および前記ＧａＡｓバッファ層をそれぞれ基板温
度６００℃以上７００℃以下で成長し、Ｉｎy Ｇａ1-y
Ａｓチャネル層およびＡｌx Ｇａ1-x Ａｓヘテロバッフ
ァ層をそれぞれ４００℃以上５００℃以下で成長すると
いうものである。
Ｔの製造方法は、半絶縁性ＧａＡｓ基板表面にＧａＡｓ
バッファ層、Ａｌx Ｇａ1-x Ａｓヘテロバッファ層（０
＜ｘ＜１）、前記Ａｌx Ｇａ1-x Ａｓヘテロバッファ層
よりバンドギャップの小さいＩｎy Ｇａ1-y Ａｓチャネ
ル層（０＜ｙ＜１）および前記Ｉｎy Ｇａ1-y Ａｓチャ
ネル層よりバンドギャップの大きいＡｌz Ｇａ1-z Ａｓ
電子供給層（０＜ｚ＜１）を順次エピタキシャル成長し
てヘテロ接合構造体を形成する工程を含むヘテロ接合Ｆ
ＥＴの製造方法において、前記Ａｌz Ｇａ1-z Ａｓ電子
供給層および前記ＧａＡｓバッファ層をそれぞれ基板温
度６００℃以上７００℃以下で成長し、Ｉｎy Ｇａ1-y
Ａｓチャネル層およびＡｌx Ｇａ1-x Ａｓヘテロバッフ
ァ層をそれぞれ４００℃以上５００℃以下で成長すると
いうものである。
【０００７】
【実施例】本発明の一実施例について図１を参照して説
明する。
明する。
【０００８】はじめに、図１（ａ）に示すように、半絶
縁性ＧａＡｓ基板１をＭＢＥ装置の成長室内において熱
クリーニングした後、成長温度６００℃〜７００℃、例
えば６００℃でＭＢＥによりアンドープＧａＡｓバッフ
ァ層２Ａ（厚さ約１μｍ）を成長させる。次に成長温度
を４００℃〜５００℃、（例えば５００℃）に下げた
後、図１（ｂ）に示すように、アンドープＡｌ0.2 Ｇａ
0.8 Ａｓヘテロバッファ層３を厚さ約１００ｎｍ、アン
ドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層４を厚さ約１５
ｎｍ順次成長させ、その後、成長温度を再び６００℃〜
７００℃、例えば６００℃に上げて、図１（ｃ）に示す
ように、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５Ａを厚
さ約４００ｎｍ、次にｎ型ＧａＡｓコンタクト層６Ａを
成長させた。ここで、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層５Ａには、ｎ型不純物としてＳｉがＮｄ＝２ｘ１０
18ｃｍ-3の濃度でドーピングされている。次いで、ｎ型
ＧａＡｓコンタクト層６を形成し、パターニングし、ゲ
ート電極９等を形成する。
縁性ＧａＡｓ基板１をＭＢＥ装置の成長室内において熱
クリーニングした後、成長温度６００℃〜７００℃、例
えば６００℃でＭＢＥによりアンドープＧａＡｓバッフ
ァ層２Ａ（厚さ約１μｍ）を成長させる。次に成長温度
を４００℃〜５００℃、（例えば５００℃）に下げた
後、図１（ｂ）に示すように、アンドープＡｌ0.2 Ｇａ
0.8 Ａｓヘテロバッファ層３を厚さ約１００ｎｍ、アン
ドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層４を厚さ約１５
ｎｍ順次成長させ、その後、成長温度を再び６００℃〜
７００℃、例えば６００℃に上げて、図１（ｃ）に示す
ように、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５Ａを厚
さ約４００ｎｍ、次にｎ型ＧａＡｓコンタクト層６Ａを
成長させた。ここで、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層５Ａには、ｎ型不純物としてＳｉがＮｄ＝２ｘ１０
18ｃｍ-3の濃度でドーピングされている。次いで、ｎ型
ＧａＡｓコンタクト層６を形成し、パターニングし、ゲ
ート電極９等を形成する。
【０００９】図２にヘテロ接合ＦＥＴの７７Ｋでの２Ｄ
ＥＧ層の電子移動度μとシート電子濃度ｎｓのｎ型Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層の成長温度依存性を示す。
但し、アンドープＧａＡｓバッファ層２Ａの成長温度は
ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５Ａと同じであ
り、アンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテロバッファ層
３およびアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層４
の成長温度は５００℃である。Ｉｎy Ｇａ1-y Ａｓ層の
成長は、５５０℃以上では困難であるので、従来から４
５０℃〜５２０℃の温度で成長していた。
ＥＧ層の電子移動度μとシート電子濃度ｎｓのｎ型Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層の成長温度依存性を示す。
但し、アンドープＧａＡｓバッファ層２Ａの成長温度は
ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５Ａと同じであ
り、アンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテロバッファ層
３およびアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層４
の成長温度は５００℃である。Ｉｎy Ｇａ1-y Ａｓ層の
成長は、５５０℃以上では困難であるので、従来から４
５０℃〜５２０℃の温度で成長していた。
【００１０】これより、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子
供給層５ＡおよびアンドープＧａＡｓバッファ層２Ａを
６００℃〜７００℃の高温で成長することによって、２
ＤＥＧ層の電子移動度μとシート電子濃度ｎｓを大幅に
増加させることができることが判る。これは、その一つ
の原因として成長温度が最適化されて、不純物の活性化
率が向上し２ＤＥＧ層に十分な電子が供給されるためと
考えられる。ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ供給層を６００
℃〜７００℃の高温で成長した場合、電子移動度μとシ
ート電子濃度ｎｓは、それぞれμ＝２．５ｘ１０4 ｃｍ
2 ／ｖ・ｓ，ｎｓ＝２．４ｘ１０12ｃｍ-2となり従来例
によるものよりそれぞれ２５％増加した。
供給層５ＡおよびアンドープＧａＡｓバッファ層２Ａを
６００℃〜７００℃の高温で成長することによって、２
ＤＥＧ層の電子移動度μとシート電子濃度ｎｓを大幅に
増加させることができることが判る。これは、その一つ
の原因として成長温度が最適化されて、不純物の活性化
率が向上し２ＤＥＧ層に十分な電子が供給されるためと
考えられる。ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ供給層を６００
℃〜７００℃の高温で成長した場合、電子移動度μとシ
ート電子濃度ｎｓは、それぞれμ＝２．５ｘ１０4 ｃｍ
2 ／ｖ・ｓ，ｎｓ＝２．４ｘ１０12ｃｍ-2となり従来例
によるものよりそれぞれ２５％増加した。
【００１１】また、図３にアンドープＡｌ0.2 Ｇａ0.8
Ａｓヘテロバッファ層の漏れ電流の長温度依存性を示
す。但し、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層
４の成長温度は５００℃、アンドープＧａＡｓバッファ
層２、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５およびｎ
型コンタクト層６の成長温度は６００℃である。
Ａｓヘテロバッファ層の漏れ電流の長温度依存性を示
す。但し、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層
４の成長温度は５００℃、アンドープＧａＡｓバッファ
層２、ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層５およびｎ
型コンタクト層６の成長温度は６００℃である。
【００１２】成長温度を６００℃より１００度低くする
と急激に漏れ電流が少なく（ピンチオフ特性がよく）な
り高抵抗化していることが判る。これより、Ａｌ0.2 Ｇ
ａ0.8 Ａｓヘテロバッファ層では４００℃〜５００℃の
低温で成長することによって漏れ電流を１０００分の１
に抑えることが出来る。なお、４００℃未満の成長温度
では多結晶化の傾向が表われ結晶性が悪くなるので好ま
しくない。その後、このエピタキシャル結晶に周知のフ
ォトリソグラフィ法によりゲート電極９、ソース電極７
およびドレイン電極８を形成して、ヘテロ接合ＦＥＴが
製造される。
と急激に漏れ電流が少なく（ピンチオフ特性がよく）な
り高抵抗化していることが判る。これより、Ａｌ0.2 Ｇ
ａ0.8 Ａｓヘテロバッファ層では４００℃〜５００℃の
低温で成長することによって漏れ電流を１０００分の１
に抑えることが出来る。なお、４００℃未満の成長温度
では多結晶化の傾向が表われ結晶性が悪くなるので好ま
しくない。その後、このエピタキシャル結晶に周知のフ
ォトリソグラフィ法によりゲート電極９、ソース電極７
およびドレイン電極８を形成して、ヘテロ接合ＦＥＴが
製造される。
【００１３】ソース電極７とドレイン電極８の間の２Ｄ
ＥＧ層を流れる電流はゲート電極９に印加される電圧に
よって制御され、アンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテ
ロバッファ層３を低温で成長していることからピンチオ
フ特性は良く、さらにｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層を高温で成長しているので、電子移動度μとシート
電子濃度ｎｓが増加して、ＦＥＴの相互コンダクタンス
ｇｍは従来構造に比べて２５％増加した。
ＥＧ層を流れる電流はゲート電極９に印加される電圧に
よって制御され、アンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテ
ロバッファ層３を低温で成長していることからピンチオ
フ特性は良く、さらにｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供
給層を高温で成長しているので、電子移動度μとシート
電子濃度ｎｓが増加して、ＦＥＴの相互コンダクタンス
ｇｍは従来構造に比べて２５％増加した。
【００１４】図４は一実施例の変形について説明するた
めの断面図である。
めの断面図である。
【００１５】アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル
層４を形成するまでは一実施例と同様である。
層４を形成するまでは一実施例と同様である。
【００１６】次に、成長温度を６００℃〜７００℃、例
えば６００℃に上昇させてＭＢＥ法により厚さ３ｎｍの
アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層５−１Ａを形成す
る。そのままの温度でＧａビームの供給を停止し、Ｓｉ
ビームをあててδドープ層５−２Ａ（Ｓｉのシート濃度
５×１０12ｃｍ-2）を形成し、ＳｉビームをとめてＧａ
ビームの供給を再び行ない厚さ３０ｎｍのアンドープＡ
ｌ0.2 Ｇａ0.8 Ａｓ層５−３Ａを形成する。こうしてδ
ドープ構造の電子供給層を形成する。
えば６００℃に上昇させてＭＢＥ法により厚さ３ｎｍの
アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層５−１Ａを形成す
る。そのままの温度でＧａビームの供給を停止し、Ｓｉ
ビームをあててδドープ層５−２Ａ（Ｓｉのシート濃度
５×１０12ｃｍ-2）を形成し、ＳｉビームをとめてＧａ
ビームの供給を再び行ない厚さ３０ｎｍのアンドープＡ
ｌ0.2 Ｇａ0.8 Ａｓ層５−３Ａを形成する。こうしてδ
ドープ構造の電子供給層を形成する。
【００１７】こうして、図５を参照して説明した従来例
によるものに比較して、７７Ｋにおける２ＤＥＧ層の電
子移動度μとシート電子濃度ｎｓは約３０％増加してμ
＝２．６×１０4 ｃｍ2 ／Ｖ・Ｓ，ｎｓ＝２．５×１０
12ｃｍ-2となった。また相互コンダクタンスｇｍは３０
％増加した。一実施例によるものより、これらの数値が
よいのは、電子供給層がδドープ構造をもっているため
である。
によるものに比較して、７７Ｋにおける２ＤＥＧ層の電
子移動度μとシート電子濃度ｎｓは約３０％増加してμ
＝２．６×１０4 ｃｍ2 ／Ｖ・Ｓ，ｎｓ＝２．５×１０
12ｃｍ-2となった。また相互コンダクタンスｇｍは３０
％増加した。一実施例によるものより、これらの数値が
よいのは、電子供給層がδドープ構造をもっているため
である。
【００１８】
【発明の効果】以上説明したように、本発明は、Ａｌz
Ｇａ1-z Ａｓ電子供給層とＧａＡｓバッファ層を基板温
度６００℃〜７００℃で成長し、Ｉｎy Ｇａ1-y Ａｓチ
ャネル層とＡｌx Ｇａ1-x Ａｓヘテロバッファ層を４０
０℃〜５００℃のそれぞれ最適化された成長温度で成長
することによって、Ａｌz Ｇａ1-z Ａｓ電子供給層の活
性化率が上がり、２ＤＥＧ層のシート電子濃度と電子移
動度を著しく高くすることができ、またピンチオフ特性
が非常に良くなった。したがって相互コンダクタンスｇ
ｍが従来例と比べて２５〜３０％増加したヘテロ接合Ｆ
ＥＴを製造することが可能となった。
Ｇａ1-z Ａｓ電子供給層とＧａＡｓバッファ層を基板温
度６００℃〜７００℃で成長し、Ｉｎy Ｇａ1-y Ａｓチ
ャネル層とＡｌx Ｇａ1-x Ａｓヘテロバッファ層を４０
０℃〜５００℃のそれぞれ最適化された成長温度で成長
することによって、Ａｌz Ｇａ1-z Ａｓ電子供給層の活
性化率が上がり、２ＤＥＧ層のシート電子濃度と電子移
動度を著しく高くすることができ、またピンチオフ特性
が非常に良くなった。したがって相互コンダクタンスｇ
ｍが従来例と比べて２５〜３０％増加したヘテロ接合Ｆ
ＥＴを製造することが可能となった。
【図１】本発明の一実施例の説明のため（ａ）〜（ｃ）
に分図して示す工程順断面図である。
に分図して示す工程順断面図である。
【図２】２ＤＥＧ層の電子移動度μとシート電子濃度ｎ
ｓのｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層の成長温度依
存性を示すグラフである。
ｓのｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層の成長温度依
存性を示すグラフである。
【図３】アンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテロバッフ
ァ層の漏れ電流の成長温度依存性を示すグラフである。
ァ層の漏れ電流の成長温度依存性を示すグラフである。
【図４】一実施例の変形の説明のため断面図である。
【図５】従来例の説明のため（ａ）〜（ｃ）に分図して
示す工程順断面雨である。
示す工程順断面雨である。
１ 半絶縁性ＧａＡｓ層 ２，２Ａ アンドープＧａＡｓバッファ層 ３ アンドープＡｌ0.2 Ｇａ0.8 Ａｓヘテロバッファ
層 ４ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ５，５Ａ ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ５−１Ａ，５−２Ａ，５−３Ａ δドープ構造を有す
る電子供給層 ６，６Ａ ｎ型ＧａＡｓコンタクト層 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極
層 ４ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ５，５Ａ ｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ５−１Ａ，５−２Ａ，５−３Ａ δドープ構造を有す
る電子供給層 ６，６Ａ ｎ型ＧａＡｓコンタクト層 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極
Claims (2)
- 【請求項１】 半絶縁性ＧａＡｓ基板表面にＧａＡｓバ
ッファ層、Ａｌx Ｇａ1-x Ａｓヘテロバッファ層（０＜
ｘ＜１）、前記Ａｌx Ｇａ1-x Ａｓヘテロバッファ層よ
りバンドギャップの小さいＩｎy Ｇａ1-y Ａｓチャネル
層（０＜ｙ＜１）および前記Ｉｎy Ｇａ1-y Ａｓチャネ
ル層よりバンドギャップの大きいＡｌz Ｇａ1-z Ａｓ電
子供給層（０＜ｚ＜１）を順次エピタキシャル成長して
ヘテロ接合構造体を形成する工程を含むヘテロ接合ＦＥ
Ｔの製造方法において、前記Ａｌz Ｇａ1-z Ａｓ電子供
給層および前記ＧａＡｓバッファ層をそれぞれ基板温度
６００℃以上７００℃以下で成長し、Ｉｎy Ｇａ1-y Ａ
ｓチャネル層およびＡｌx Ｇａ1-x Ａｓヘテロバッファ
層をそれぞれ４００℃以上５００℃以下で成長すること
を特徴とするヘテロ接合ＦＥＴの製造方法。 - 【請求項２】 ｘ＝ｙ＝ｚ＝０．２である請求項１記載
のヘテロ接合ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33033493A JP2689877B2 (ja) | 1993-12-27 | 1993-12-27 | ヘテロ接合ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33033493A JP2689877B2 (ja) | 1993-12-27 | 1993-12-27 | ヘテロ接合ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193223A true JPH07193223A (ja) | 1995-07-28 |
| JP2689877B2 JP2689877B2 (ja) | 1997-12-10 |
Family
ID=18231468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33033493A Expired - Fee Related JP2689877B2 (ja) | 1993-12-27 | 1993-12-27 | ヘテロ接合ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689877B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280476A (zh) * | 2011-08-08 | 2011-12-14 | 中国电子科技集团公司第五十五研究所 | 一种赝配高电子迁移率晶体管及其制作方法 |
| US9450071B2 (en) | 2009-09-11 | 2016-09-20 | Samsung Electronics Co., Ltd. | Field effect semiconductor devices and methods of manufacturing field effect semiconductor devices |
-
1993
- 1993-12-27 JP JP33033493A patent/JP2689877B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9450071B2 (en) | 2009-09-11 | 2016-09-20 | Samsung Electronics Co., Ltd. | Field effect semiconductor devices and methods of manufacturing field effect semiconductor devices |
| CN102280476A (zh) * | 2011-08-08 | 2011-12-14 | 中国电子科技集团公司第五十五研究所 | 一种赝配高电子迁移率晶体管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2689877B2 (ja) | 1997-12-10 |
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