JPH07191772A - 基準電流発生回路 - Google Patents
基準電流発生回路Info
- Publication number
- JPH07191772A JPH07191772A JP5331002A JP33100293A JPH07191772A JP H07191772 A JPH07191772 A JP H07191772A JP 5331002 A JP5331002 A JP 5331002A JP 33100293 A JP33100293 A JP 33100293A JP H07191772 A JPH07191772 A JP H07191772A
- Authority
- JP
- Japan
- Prior art keywords
- current
- proportional
- mos
- voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Control Of Electrical Variables (AREA)
Abstract
して安定な基準電流,基準電圧発生回路を得ること。 【構成】複数のバイポーラトランジスタのベース・エミ
ッタ電圧の差電圧を発生することにより、絶対温度に比
例する電流発生回路において、MOSトランジスタによ
り上記バイポーラトランジスタに流れる電流比を決め、
さらにこれらMOSのドレイン電圧の比が電源電圧に依
存しないように制御することにより、回路特性の電源電
圧依存性を無くした基準電流発生回路。 【効果】3V程度の低電源電圧において動作可能で、し
かもその特性の電源電圧依存性が小さい、100k E
CLの規格を満たす出力バッファ回路,入力バッファ用
基準電圧発生回路が実現できる。
Description
積回路の中で必要な基準電流を発生するのに好適な電流
発生回路に関する。
源が必要なのはECLインターフェースのLSIの入出
力の電位レベルに関する仕様があるためである。従来の
ECLインターフェースのLSIではECL 100k
電源回路と呼ばれる基準信号の発生回路を用いて、この
仕様を満足させていた。従来の回路については例えば、
Journal of Solid State CircuitsのVol.SC−22,
No.1のページ71〜76に記されている。図9にここ
に示された従来の100k ECL電源回路を用いて構
成した100k ECL出力バッファ回路の例を示す。
また、図10にECL 100k仕様を示す。RLとは
出力端子と出力ターミネーション電位(VTT=−2.
0V )の間に設ける抵抗である。全て、電圧はVCC
電位を基準として測定する。
の構成を図9を用いて説明する。回路は、基準電圧発生
回路部と、100k ECL出力バッファ回路部に分け
られる。図の中で点線で囲んだ基準電圧発生回路部中の
バイポーラトランジスタQ1,Q2及び、抵抗要素R1
により、バイポーラトランジスタのコレクタ電流が温度
に依存する。この電流が抵抗素子R10に流すと、コレ
クタ電流と同様な温度依存性を持つ電圧が抵抗素子R1
0の両端に発生する。この電圧とバイポーラトランジス
タQ2のベース・エミッタ間電圧を加算するために、バ
イポーラトランジスタQ2と抵抗素子R10を直列に接
続する。この電圧は、バイポーラトランジスタQ22と
Q24のベース・エミッタ電圧が等しい場合には図のV
EE(低電圧側電源端子)とVCSの間に発生する。こ
の電圧を100k ECL出力バッファ回路が受け、E
CL 100k規格と互換性のある電圧出力を発生す
る。
の様にバイポーラトランジスタQ2及び、抵抗要素R10
等とを直列に接続する必要があるため、3V程度以下の
低い電源電圧においては正常な動作が不可能であると言
う問題がある。
より出力特性が変化せずまたは変化の小さく、低い電源
電圧で動作する基準電流発生回路及び、これを用いた定
電圧発生回路を提供することにある。
の本発明の特徴は、絶対温度に比例する絶対温度比例電
流を生成する絶対温度比例電流発生部と、上記絶対温度
比例電流に比例する比例電流を発生する比例電流発生部
と、電源電圧の変動を検出し、上記変動に応じて、上記
比例電流発生部を制御する制御部とを有し、上記電源電
圧の変動を制御し、上記絶対温度に比例する基準電流を
生成することにある。
トがそれぞれ互いに接続された複数のMOSトランジス
タを用いて構成される比例電流発生部と、2組のバイポ
ーラトランジスタを有し、上記2組のバイポーラトラン
ジスタのコレクタ電流の比を所定の比にして、絶対温度
に比例する上記2組のバイポーラトランジスタのベース
・エミッタ間電圧の差電圧に応じた電流を発生すること
にある。
発生部は、電源電圧を検出し、ソース,ゲートがそれぞ
れ互いに接続された複数のMOSトランジスタのドレイ
ン電圧が相対的に変動しないように上記検出された電源
電圧に基づいて上記ドレイン電圧を制御することにあ
る。
発生回路を用いてなる基準電流発生回路部と、MOSト
ランジスタを用いて構成される電流源部と、ECLバッ
ファ回路部とを有し、上記基準電流発生回路部によって
生成される上記絶対温度に比例する電流に応じた上記E
CLバッファ回路部の出力電位レベルであることにあ
る。
ーラトランジスタのベースと第2のバイポーラトランジ
スタのベースが互いに接続され、上記第1のバイポーラ
トランジスタのエミッタと上記第2のバイポーラトラン
ジスタのエミッタとは電気的な抵抗値を有する抵抗部に
よって接続され、上記第2のバイポーラトランジスタの
ベースとコレクタが接続され、上記第1のバイポーラト
ランジスタのベース・エミッタ間電圧と、上記第2のバ
イポーラトランジスタのベース・エミッタ間電圧の差電
圧が上記抵抗部に印加される基準電流・基準電圧発生部
と、上記第1のバイポーラトランジスタに流れるコレク
タ電流と上記第2のバイポーラトランジスタに流れるコ
レクタ電流との電流比を所定の電流比にするために、上
記第1及び第2のバイポーラトランジスタのコレクタに
接続されたMOSトランジスタからなる電源電圧変動吸
収部とを有することにある。
られる。
の電流比を得るために用いるソース,ゲートがそれぞれ
互いに接続された2つのMOSトランジスタのドレイン
電圧によって、電源電圧や温度に依存せず、互いに相対
的に一定に設定することができる。
のバイポーラトランジスタ(1つのバイポーラトランジ
スタは、複数のバイポーラトランジスタをベース,コレ
クタ,エミッタを全て接続した複数のバイポーラトラン
ジスタでも構わない)と、抵抗要素と、これら2つのバ
イポーラトランジスタのコレクタ電流の比を一定に保つ
手段とからなる。コレクタ電流の比を一定に保つ手段は
ソース,ゲートがそれぞれ互いに接続されたMOSトラ
ンジスタにより構成できる。ソース,ゲートがそれぞれ
互いに接続された2つのMOSトランジスタにより、コ
レクタ電流比が一定に保たれた2つのバイポーラトラン
ジスタのベース・エミッタ間電圧の差電圧を抵抗要素に
印加することにより、この抵抗要素に流れる電流の値を
決める。このMOSトランジスタのドレイン電圧は電源
電圧の変動により一般的には変化する。これらMOSト
ランジスタのドレイン電圧がMOSトランジスタの間で
相対的に変化しないように設定する。つまり、ソース,
ゲートがそれぞれ互いに接続されたMOSトランジスタ
のドレイン電圧を電源電圧の変化に合わせて変化させれ
ばよい。
レイン電圧が変動すればドレイン電流も変動する。図1
1でMOSのアーリー効果を説明する。MOSのドレイ
ン電流IDSは理想的にはゲート電圧が一定であれば、
図11の上のグラフで示すようにドレイン電圧VDが十
分に高い飽和領域では、ドレイン電圧に依存せず一定に
なる。しかし、実際のMOSトランジスタではドレイン
電流にはドレイン電圧に対する依存性がある。この様子
を下のグラフで示している。
接続された複数のMOSトランジスタのドレイン電圧が
相対的に同じ様に変化するように設定すれば、これらM
OSトランジスタに流れる電流の比は電源電圧によって
変化することがなくなる。従って、電源電圧が変動して
もバイポーラトランジスタに流れる電流比は変動しなく
なり、これらバイポーラトランジスタに流れる電流は絶
対温度に比例することになる。
バイポーラトランジスタのベース・エミッタ間電圧の差
電圧が絶対温度に比例することは、バイポーラトランジ
スタの物理的な特性から導かれる事実である。この電圧
を抵抗要素に印加すれば、この抵抗要素に流れる電流の
電流値も絶対温度に比例する。
さく、絶対温度に比例する電流を低い電源電圧によって
生成することができる。
トランジスタQ1,Q2と抵抗性要素R1及び、MOS
トランジスタM12,M12とからなる回路は理想的に
は以下のように動作する。すなわち、バイポーラトラン
ジスタQ1とMOSトランジスタM13は直列に接続さ
れているため、そのコレクタ電流とドレイン電流が同じ
になる。また、バイポーラトランジスタQ2とMOS
M12とは直列に接続されているため、そのコレクタ電
流とドレイン電流は同じになる。今、MOSトランジス
タのアーリー効果が無視できると仮定すると、MOS
M12と、MOS M13に流れる電流の比が一定にな
るので、バイポーラトランジスタQ1と、Q2に流れる
電流の比が一定になる。一般に、コレクタ電流の比が一
定に保たれたバイポーラトランジスタのベース・エミッ
タ間電圧の差電圧は絶対温度に比例するから、抵抗要素
R1に印加される電圧は絶対温度に比例することにな
る。従って、MOSトランジスタのアーリー効果を無視
すれば、MOS M12,M13と、バイポーラトランジ
スタQ1,Q2及び、抵抗要素R1によって、絶対温度
に比例する電流がMOSトランジスタM13に流れる。
MOSトランジスタM11,M12,M13,M14は
カレントミラー回路を構成し、それぞれの素子に直列に
接続された素子に、互いに比例する電流を流し、絶対温
度に比例する比例電流供給回路を構成する。
下の様に動作する。すなわち、バイポーラトランジスタ
Q1のコレクタ電流が電源変動等の何かの要因で増加
し、そのコレクタ電位が上昇するとバイポーラトランジ
スタQ3のベース電位が上昇し、Q3のコレクタ電位す
なわちMOSトランジスタM1のゲート電位が下降す
る。これにより、MOSトランジスタM1、及びM11
に流れる電流が減少し、MOSトランジスタM11とカ
レントミラーに接続されたM12,M13,M14のMO
Sトランジスタのゲート電圧が減少し、それに流れる電
流を減少させる。これがバイポーラトランジスタQ1の
コレクタ電位を下げる作用をし、最初に上昇したと仮定
したバイポーラトランジスタQ1のコレクタ電圧に対し
てネガティブフィードバックがかかるため、回路が安定
に動作する。
4は以下のように働きMOSトランジスタM12のドレ
イン電位の変化をそのソース電位の変化に合わせる。電
源電圧が高くなると、Q3のコレクタ電位が下がるのは
上で述べたのと同様である。これによりMOSトランジ
スタM3のゲート電位が下がり、MOS M3に流れる
電流が減少する。これに直列に接続されたMOSトラン
ジスタM4の電流も小さくなるため、そのゲート電位が
下がる、すなわちこの場合はVCC側に変動すること
で、MOSトランジスタM12のドレイン電位の変化を
VCCの変化に合わせることが可能となる。他の、MO
SトランジスタM5からM10も同様な動作によって、
MOSトランジスタM13,M14のドレイン電流値の
電源電圧依存性を無くしている。これにより、バイポー
ラトランジスタQ1,Q2に流れるコレクタ電流の比が
電源電圧により変化せず、基準電流発生回路の発生する
電流に電源電圧依存性が無い。
電源回路には、図3の回路におけるMOSトランジスタ
M2,M3,M4,M5,M6,M7,M8,M9,M
10が含まれないため、MOSトランジスタM12,M
13,M14のドレイン電位がVCCの変化に合わせて
変化しないため、回路の出力電流に電源電圧に対する依
存性が発生する場合がある。
トを示す。すなわち、MOS M41とMOS M40が
ソース,ゲートを共有し、バイポーラトランジスタQ4
0とQ41のコレクタ電圧の比を一定に保つ働きがあ
る。しかし、MOS M41のドレイン電圧は、バイポ
ーラトランジスタQ41によって、VEE電位を基準と
して約0.8V 程度の電位である。他の手段を用いない
限り、バイポーラトランジスタQ40のコレクタ電圧は
VEE電位を基準として変化するとは限らず、基準電圧
発生回路の精度を悪くする可能性がある。
電圧変動吸収する回路を構成する。電源電圧が変化して
もMOSトランジスタM12,M13,M14のドレイ
ン電圧がVCC電位に対して相似した変化をするため、
これらMOSトランジスタの互いのドレイン電流の比の
電源電圧による変化が相殺される。
用の基準電流発生回路を提供する。つまり、その出力電
流が絶対温度に比例し電源電圧に依存しない基準電流が
得られる。
は、図3において、カレントミラーを構成するMOS毎
に別に設けていたMOS M6,M7,M3,M4,M
9,M10を共通化し素子数を低減した例である。MO
SトランジスタM11,M12,M13,M14のドレイ
ン電圧は電源電圧,温度に対して同様な依存性を持つた
め、これらMOSトランジスタのドレイン電位の制御が
共通化できる。図4はMOSトランジスタM3,M4,
M9,M10をまとめて、MOSトランジスタM6,M
7とした例であるが、例えばMOS M3,M4を残し
て、MOSM5,M8のゲート電流はMOS M6,M
7のドレインから取ることも可能である。
数が低減し、従って回路面積が低減した基準電流発生回
路が得られる。
生回路を用いてECL 100k規格(図10に示す)
を満たす出力バッファ回路を構成する例を示す。基準電
流発生回路から出力される基準電流によりECL 10
0k出力バッファの電流源を駆動する方式を示す。
ト,ソースが共通で、これらMOSのドレイン電圧はM
OS M16とM5により、電源電圧の変動に対する変
動が相殺されるため、M13に流れる絶対温度に比例す
る電流がM15にも流れ、しかもその大きさに電源電圧
の依存性がない。従って、MOS M15と直列に接続
されたMOS M17にも電源電圧に依存せず、絶対温
度に比例する電流が流れる。
9,M20,M21,M22,M23はいわゆるレギュレ
ーテッド,カスコードカレントミラー回路を構成する。
これにより、MOS M17に流れる電流に比例する電
流がMOSトランジスタM22にも流れる。バイポーラト
ランジスタQ4,Q5,Q6,Q7,Q8、及び、抵抗
要素R3,R4,R5により構成されるECL 100
k電圧出力用のカレントスイッチ回路が100k EC
L規格を満たす出力電圧を発生する。すなわち、抵抗要
素R4の両端に発生する電圧は絶対温度に対して正の依
存性を持ち、また、バイポーラトランジスタQ8のベー
ス・エミッタ間電圧は温度に対して負の依存性を持つた
め、これらを加算した電圧(すなわちECLOUTとV
CCの間に発生する電圧)には、温度に対する依存性を
無くすことが可能となる。
レントミラー回路の動作を説明する。図12の左側は、
普通のカレントミラー回路を示す。すなわち、MOS
M42に入力された入力電流は、MOS M42とゲー
ト,ソースを共通に接続されたMOS M47のドレイ
ン電流に出力電流として表れる。しかし、一般にはMO
SM42のドレイン電圧と、MOS M47のドレイン
電圧は電圧,温度の変化に対して異なる変化を受けるた
め、入力電流と出力電流の一致する精度は悪い。図12
の右側にレギュレーテッドカスコード・カレントミラー
回路を示す。同様に、MOS M42に入力された電流
をMOS M47のドレイン電流として出力する回路で
ある。MOS M43,M44,M46,M45はMO
S M42とカレントミラーで結ばれているため、M4
5にも入力電流に比例する電流が流れる。従って、MO
S M45のゲート電圧すなわち、MOS M47のド
レイン電圧はMOS M42のゲート電圧、すなわちM
OS M42のドレイン電圧と同じ傾向で変化するた
め、普通のカレントミラーにあった、MOS M42の
ドレイン電圧とMOS M47のドレイン電圧の不一致
による精度の悪化がない。図5のバイポーラトランジス
タQ4,Q5のベース端子に出力バッファのデータの入
力信号を入力し、バイポーラトランジスタQ8のベース
にデータが出力される。バイポーラトランジスタQ4,
Q5,Q6,Q7,Q8、及び、抵抗要素R3,R4,
R5により構成される100k ECL電圧出力用のカ
レントスイッチ回路はこの分野の専門家にとっては公知
の技術である。なお、図5に示した容量C1,C2,C
3等は、回路の発振を防ぐためのものである。また、抵
抗要素R5を小さくすることも発振を防ぐことになる。
電圧でも動作するECL 100k規格の出力バッファ
回路を構築することが出来る。これは基準電流発生回路
が3V程度の低電源電圧で動作可能であるため及び、図
9に示す従来の100k ECL出力バッファの様に電流
源部にバイポーラトランジスタQ30を用いないため、
飽和することが無いためである。
信号線は電流信号を伝達する。すなわち、MOSトラン
ジスタM15で発生する電流が、MOSトランジスタM
17のゲート電圧を発生させ、これがMOSトランジス
タM22に一定の電流を発生させる。このため、基準電
流発生回路部と、ECL 100k出力バッファ回路部
の間のVOE1の信号線につく寄生抵抗が大きい場合で
も、ECL出力回路が正確な出力電圧を発生することが
可能である。チップサイズの大きいLSIにおいて、基
準電流発生部とECL出力部のチップ内の物理的な距離
が大きく、電圧信号を正確に伝送することが難しい場合
には、電流信号で基準発生用電源回路と出力回路等を結
ぶことが特に有効である。
寄生する寄生抵抗が大きくなる、チップサイズの大きい
LSIにも対応可能な、基準電流発生回路と定電圧発生
回路を提供できる。特開平3−15916号には、電源回路か
らECL論理回路までを電流信号で結ぶ回路構成が開示
されているが、この電源回路は上記の従来の電源回路方
式を用いているため、本発明が意図する様な低電源電圧
では動作しない。
成した、ECL 100k規格を満たす入力バッファ回
路用の基準電圧発生回路の構成例を示す。
例する電流をMOSトランジスタM24に流すことによ
り、抵抗R6の両端には絶対温度に比例する電圧が発生
する。この電圧と、温度に対して負の依存性を持つバイ
ポーラトランジスタQ9のベース・エミッタ間電圧を加
算することにより、出力端子VREFには電源電圧,温
度の両方に対し依存性を持たない、電源端子VCC電位
を基準とする電圧VREFが得られる。この電圧は、E
CL入力バッファの基準電圧として用いることができ
る。
回路と、ECL入力バッファ回路用基準電圧発生回路を
共に備えたECL 100k LSIにおける入出力用
の電源回路の構成例を示す。
を満たすLSIのチップを構成するためには大きく分け
て、基準電流発生回路と、ECL入力バッファ用基準電
圧発生回路及びECL出力バッファ回路をチップ内に設
ければよい。図で示したように基準電流発生部は入力回
路及び出力回路で共有でき、それぞれ別に設けた場合に
比べてチップ内の回路数の削減が可能である。
100k入力バッファ回路用基準電圧発生回路を構成す
る他の例を示す。図6ではMOSトランジスタM24、
及びM25で構成した電流源をMOSトランジスタM2
6,M27,M28,M29,M30,M31,M3
2,M33,M34,M35により構成する。これら
は、図5で示したレギュレーテッド・カスコード・カレ
ントミラー回路を構成し、電源電圧変動に対して一定で
しかも絶対温度に比例する電流を抵抗要素R6に供給す
る。
るECL LSIの入力回路用の基準電圧発生回路が得
られる。これは、基準電流発生回路が低電源電圧で動作
可能であるためである。
性がなく、絶対温度に比例する基準電流を発生する基準
電流発生回路を構成できる。
おいても、上記の基準電流発生回路を構成できる。
ップ中に大きな電源電位分布があるLSIチップにおい
ても、上記の基準電流発生回路を構成することが出来
る。
作する、絶対温度に比例し、電源電圧には依存しない基
準電流発生回路が得られる。
を用いて、ECL 100k規格を満足するLSIを構
成することが可能になる。
きいLSIにおいて、電源配線に大きな寄生抵抗がつ
き、電源電位分布が大きい場合でも、ECL 100k
規格を満たすLSIを実現することができる。
の一例を示す。ただし電源電圧変動吸収手段無しの回路
である。
の一例で、電源電圧変動吸収手段を持つ回路の例を示
す。
の一例を示す。
の一例を示す。
を用いたECL 100K出力バッファ回路の構成例を
示す。
用いたECL入力バッファ用基準電圧発生回路の構成例
を示す。
用いたECL LSI用電源回路の構成例を示す。
用いたECL入力バッファ用基準電圧発生回路の他の構
成例を示す。
出力バッファの構成を示す。
るための、MOSの静特性を示す図である。
低減したカレントミラー回路の説明図である。
ーリー効果により影響を受けることの説明図。
Claims (9)
- 【請求項1】絶対温度に比例する絶対温度比例電流を生
成する絶対温度比例電流発生部と、 上記絶対温度比例電流に比例する比例電流を発生する比
例電流発生部と、 電源電圧の変動を検出し、上記変動に応じて、上記比例
電流発生部を制御する制御部とを有し、 上記電源電圧の変動を制御し、上記絶対温度に比例する
基準電流を生成することを特徴とする基準電流発生回
路。 - 【請求項2】請求項1において、 上記比例電流発生部は、ソースとゲートがそれぞれ互い
に接続された複数のMOSトランジスタを用いて構成さ
れることを特徴とする基準電流発生回路。 - 【請求項3】ソース,ゲートがそれぞれ互いに接続され
た複数のMOSトランジスタを用いて構成される比例電
流発生部と、 2組のバイポーラトランジスタを有し、上記2組のバイ
ポーラトランジスタのコレクタ電流の比を所定の比にし
て、絶対温度に比例する上記2組のバイポーラトランジ
スタのベース・エミッタ間電圧の差電圧に応じた電流を
発生することを特徴とする基準電流発生回路。 - 【請求項4】請求項3において、 上記比例電流発生部は、電源電圧を検出し、ソース,ゲ
ートがそれぞれ互いに接続された複数のMOSトランジ
スタのドレイン電圧が相対的に変動しないように上記検
出された電源電圧に基づいて上記ドレイン電圧を制御す
ることを特徴とする基準電流発生回路。 - 【請求項5】請求項1,請求項2,請求項3または請求
項4に記載の上記基準電流発生回路を用いてなる基準電
流発生回路部と、 MOSトランジスタを用いて構成される電流源部と、 ECLバッファ回路部とを有し、 上記基準電流発生回路部によって生成される上記絶対温
度に比例する電流に応じた上記ECLバッファ回路部の
出力電位レベルであることを特徴とするECLバッファ
回路。 - 【請求項6】請求項5において、 上記ECLバッファ回路の上記電流源部は、MOSを用
いたレギュレーテッド・カスコード・カレントミラー回
路を含んで構成されていることを特徴とするECLバッ
ファ回路。 - 【請求項7】請求項5または請求項6に記載のECLバ
ッファ回路を含んで構成されることを特徴とする半導体
集積回路装置。 - 【請求項8】第1のバイポーラトランジスタのベースと
第2のバイポーラトランジスタのベースが互いに接続さ
れ、上記第1のバイポーラトランジスタのエミッタと上
記第2のバイポーラトランジスタのエミッタとは電気的
な抵抗値を有する抵抗部によって接続され、上記第2の
バイポーラトランジスタのベースとコレクタが接続さ
れ、上記第1のバイポーラトランジスタのベース・エミ
ッタ間電圧と、上記第2のバイポーラトランジスタのベ
ース・エミッタ間電圧の差電圧が上記抵抗部に印加され
る基準電流・基準電圧発生部と、 上記第1のバイポーラトランジスタに流れるコレクタ電
流と上記第2のバイポーラトランジスタに流れるコレク
タ電流との電流比を所定の電流比にするために、上記第
1及び第2のバイポーラトランジスタのコレクタに接続
されたMOSトランジスタからなる電源電圧変動吸収部
とを有することを特徴とする基準電流発生回路。 - 【請求項9】請求項8において、 上記電源電圧変動吸収部は、上記バイポーラトランジス
タのコレクタと接続された第1のMOSのゲートが第2
のMOSのソースに接続され、上記第2のMOSのゲート
は上記第1のMOSのソースに接続され、上記第1及び
第2のバイポーラトランジスタのコレクタ電流の比を制
御することを特徴とする基準電流発生回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05331002A JP3094764B2 (ja) | 1993-12-27 | 1993-12-27 | 基準電流発生回路 |
KR1019940035842A KR100316834B1 (ko) | 1993-12-27 | 1994-12-22 | 기준전류발생회로,정전류발생회로및그것을사용한장치 |
US08/361,722 US5631600A (en) | 1993-12-27 | 1994-12-23 | Reference current generating circuit for generating a constant current |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05331002A JP3094764B2 (ja) | 1993-12-27 | 1993-12-27 | 基準電流発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07191772A true JPH07191772A (ja) | 1995-07-28 |
JP3094764B2 JP3094764B2 (ja) | 2000-10-03 |
Family
ID=18238736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05331002A Expired - Fee Related JP3094764B2 (ja) | 1993-12-27 | 1993-12-27 | 基準電流発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3094764B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015186194A (ja) * | 2014-03-26 | 2015-10-22 | 株式会社メガチップス | カレントミラー回路及びこれを用いた受信装置 |
-
1993
- 1993-12-27 JP JP05331002A patent/JP3094764B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015186194A (ja) * | 2014-03-26 | 2015-10-22 | 株式会社メガチップス | カレントミラー回路及びこれを用いた受信装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3094764B2 (ja) | 2000-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100316834B1 (ko) | 기준전류발생회로,정전류발생회로및그것을사용한장치 | |
US6448844B1 (en) | CMOS constant current reference circuit | |
JPH0778481A (ja) | ダイレクトカレント和バンドギャップ電圧比較器 | |
US5049806A (en) | Band-gap type voltage generating circuit for an ECL circuit | |
JPH04266110A (ja) | バンドギャップ基準回路 | |
US6992472B2 (en) | Circuit and method for setting the operation point of a BGR circuit | |
US20060006858A1 (en) | Method and apparatus for generating n-order compensated temperature independent reference voltage | |
JPH11288321A (ja) | Npnデバイスを用いないcmos処理工程に対する正確なバンドギャップ回路 | |
US7157893B2 (en) | Temperature independent reference voltage generator | |
US6940338B2 (en) | Semiconductor integrated circuit | |
JP3157746B2 (ja) | 定電流回路 | |
JP3094764B2 (ja) | 基準電流発生回路 | |
US20120153997A1 (en) | Circuit for Generating a Reference Voltage Under a Low Power Supply Voltage | |
JPS58117730A (ja) | 集積ecl回路用出力段 | |
JP2729001B2 (ja) | 基準電圧発生回路 | |
TWI707221B (zh) | 電流產生電路 | |
JPH10275021A (ja) | 電流調整回路 | |
JPH07191771A (ja) | 定電流発生回路及びそれを用いた装置 | |
JPH07104876A (ja) | 定電流回路内蔵ic | |
JP3282907B2 (ja) | 基準電圧発生回路 | |
JP2000056841A (ja) | 電圧リミッタ回路 | |
JPH05259841A (ja) | 電圧比較回路 | |
JPH09148894A (ja) | 電源電圧の変動に強い電圧制御発振器 | |
JPH06260925A (ja) | レベルシフト回路 | |
CN116954299A (zh) | 一种带控制端的低温漂电压基准电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070804 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080804 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080804 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090804 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090804 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 11 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110804 Year of fee payment: 11 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |