CN116954299A - 一种带控制端的低温漂电压基准电路 - Google Patents

一种带控制端的低温漂电压基准电路 Download PDF

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CN116954299A
CN116954299A CN202311065336.1A CN202311065336A CN116954299A CN 116954299 A CN116954299 A CN 116954299A CN 202311065336 A CN202311065336 A CN 202311065336A CN 116954299 A CN116954299 A CN 116954299A
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transistor
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杨曼琳
严纲
吴昊
王妍
叶雅倩
杨潇雨
姜俊逸
赵之昱
廖轰
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    • G05F1/10—Regulating voltage or current
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    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

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Abstract

本申请提供一种带控制端的低温漂电压基准电路，包括：开启模块，用于辅助电路的开启，并在所述电路达到平衡态时停止作用；偏置模块，用于提供自偏置电流以及偏置电压；带隙核模块，用于基于所述偏置电压产生基准电压，并基于所述基准电压产生与绝对温度正相关的温度系数控制电压；曲率补偿模块，用于基于电流镜的方式对所述自偏置电流进行拷贝，以根据所述自偏置电流和所述温度系数控制电压生成补偿电流，并通过控制端控制所述补偿电流接入所述带隙核模块对所述基准电压进行温漂补偿。本申请的电路可做成通用模块，集成于对基准温度系数要求不同的AD/DA转换器中。

Description

一种带控制端的低温漂电压基准电路
技术领域
本发明涉及集成电路应用领域，尤其涉及一种带控制端的低温漂电压基准电路。
背景技术
电压基准芯片是一类高性能电源芯片，专门设计用来维持恒定的输出电压，是集成电路中的基本芯片，常用在数据采集、测试测量、工厂自动化、汽车电子等系统中。
在各类电压基准结构中，带隙基准具有结构简单、电压稳定等优点，得到广泛应用。理论上，带隙基准可以产生一个与工艺、电源以及环境温度(PVT)无关的基准电压，对系统的稳定性至关重要。因此，在高精度数模(A/D)转换器、存储器等芯片设计中，对带隙基准的温度系数、电源抑制比、电源电压范围、功耗等参数性能要求越来越高。传统的Brokaw带隙电路通常采用固定温漂，难以满足实际应用需求。
发明内容
鉴于以上现有技术存在的问题，本发明提出一种带控制端的低温漂电压基准电路，主要解决现有的带隙电路的温漂控制精度不足，难以满足实际应用需求的问题。
为了实现上述目的及其他目的，本发明采用的技术方案如下。
本申请提供一种带控制端的低温漂电压基准电路，包括：
开启模块，用于辅助电路的开启，并在所述电路达到平衡态时停止作用；
偏置模块，用于提供自偏置电流以及偏置电压；
带隙核模块，用于基于所述偏置电压产生基准电压，并基于所述基准电压产生与绝对温度正相关的温度系数控制电压；
曲率补偿模块，用于基于电流镜的方式对所述自偏置电流进行拷贝，以根据所述自偏置电流和所述温度系数控制电压生成补偿电流，并通过控制端控制所述补偿电流接入所述带隙核模块对所述基准电压进行温漂补偿。
在本申请一实施例中，所述带隙核模块包括：第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、放大器和第一NMOS晶体管；所述第五三极管的集电极接电源电压，发射极分别接所述第一电阻的一端和所述第二电阻的一端，基极接所述偏置模块的第一输出端；所述第一电阻的另一端接所述第一三极管的集电极和所述放大器的反向输入端，所述第二电阻的另一端接所述第二三极管的集电极和所述放大器的正向输入端，所述放大器的输出端接所述第一NMOS晶体管的栅极；所述第一晶体管的漏极接所述电源电压，所述第一NMOS晶体管的源极作为所述带隙核模块的输出端，以输出所述基准电压，且所述第一NMOS晶体管的源极与所述第一三极管的基极连接；所述第一三极管的基极和所述第二三极管的基极通过所述第四电阻连接，所述第一三极管的发射极接所述第二三极管的发射极，以输出所述温度系数控制电压；所述第三三极管的基极通过所述第三电阻与集电极连接，所述第三三极管的集电极接所述第二三极管的基极，所述第三三极管的发射极依次经所述第五电阻和所述第六电阻接地；所述第四三极管的基极接所述偏置模块的第二输出端，以获取所述偏置电压；所述第四三极管的集电极接所述第二三极管的发射极，所述第四三极管的发射极接地，所述第五电阻和所述第六电阻的连接端接所述曲率补偿模块的输出端。
在本申请一实施例中，所述第四电阻包括铬硅电阻。
在本申请一实施例中，所述第三电阻包括多晶硅电阻。
在本申请一实施例中，所述第五电阻包括可调电阻。
在本申请一实施例中，所述第五电阻包括多个并联的电阻支路，每个所述电阻支路通过一个电阻和一根熔丝串联；通过对其中一个或多个电阻支路施加瞬时大电流使得对应电阻支路的熔丝熔断，以对所述第五电阻进行阻值调节。
在本申请一实施例中，所述偏置模块包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第六三极管、第七三极管、第七电阻、第八电阻和二极管；所述第一PMOS晶体管的栅端作为所述偏置模块的第三输出端，所述第一PMOS晶体管的栅极与漏极短接；所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极以及所述第三PMOS晶体管的源极分别接电源电压；所述第一PMOS晶体管的栅极分别接所述第二PMOS晶体管的栅极和所述第三PMOS晶体管的栅极；所述第一PMOS晶体管的漏极分别接所述开启模块的输出端和所述第六三极管的集电极，所述第二PMOS晶体管的漏极接所述第七三极管的集电极，所述第三PMOS晶体管的漏极作为所述偏置模块的第一输出端，所述第一输出端还与所述第八电阻的一端连接，所述第八电阻的另一端与所述二极管的正极连接，所述二极管的负极和所述第六三极管的基极短接后与所述带隙核模块的基准电压输出端连接；所述第六三极管的发射极通过所述第七电阻接地，所述所述第七三极管的发射极接地，所述第七三极管的基极作为所述偏置模块的第二输出端与所述带隙和模块连接。
在本申请一实施例中，所述曲率补偿模块包括：第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第二NMOS晶体管、第八电阻、第九电阻、第十电阻和反相器；所述第五PMOS晶体管的源极和所述第六PMOS晶体管的源极接电源电压，所述第五PMOS晶体管的栅极与所述第六PMOS晶体管的栅极连接并连接所述偏置模块的第三输出端；所述第五PMOS晶体管的漏极分别接所述第七PMOS晶体管的源极和所述第八PMOS晶体管的源极，所述第七PMOS晶体管的栅极分别接所述第八电阻的一端和所述第九电阻的一端，所述第八电阻的另一端接所述带隙核模块的基准电压输出端，所述第九电阻的另一端与所述第十电阻的一端连接，所述第十电阻的另一端接地，所述第七PMOS晶体管的漏极与所述第二NMOS晶体管的漏极连接，所述第八PMOS晶体管的栅极接所述带隙核模块的温度系数控制电压输出端，所述第八PMOS晶体管的漏极接地，所述第六PMOS晶体管的漏极分别接所述第九PMOS晶体管源极和第十PMOS晶体管的源极，所述第九电阻和所述第十电阻的连接端接所述第九PMOS晶体管的栅极，所述第九PMOS晶体管的漏极接地，所述第十PMOS晶体管的栅极与所述第八PMOS晶体管的栅极连接，所述第十PMOS晶体管的漏极接所述第二NMOS晶体管的漏极，所述第二NMOS晶体管的栅极接所述反相器的输出端，所述反相器的输入端作为所述控制端，所述第二NMOS晶体管的源极作为所述曲率补偿模块的输出端，以输出补偿电流。
在本申请一实施例中，所述开启模块包括：第八三极管、第九三极管、第十三极管、第九电阻和第四PMOS晶体管；所述第四PMOS晶体管的源极接电源电压，栅极通过所述第九电阻接地，漏极接所述第十三极管的基极，所述第八三极管的基极和集电极短接后与所述第十三极管的基极连接，所述第九三极管的基极和集电极短接后与所述第八三极管的发射极连接，所述第九三极管的发射极接地。
在本申请一实施例中，各三极管均采用NPN型三极管。
如上所述，本发明提出的一种带控制端的低温漂基准电路，具有以下有益效果。
本申请通过设置启动模块辅助电路完成启动，在电路进入平衡态后自行关闭，可有效规避简并点，使得电路运行在需要的状态上；此外通过在带隙核模块中引入补偿电流，可对带隙核模块输出的基准电压进行曲率校正，使得带隙核模块输出更低温度系数的基准电压，进而使得电路可满足更低温度系数场景的应用需求；此外本申请的曲率补偿模块提供控制端，可通过控制端控制补偿电流是否传输到带隙核模块，进而提供至少两种温度系数模式以供选择应用，可适用于不同场景需求。
附图说明
图1为传统带隙基准电路的电路原理示意图。
图2为本申请一实施例中带控制端的低温漂基准电路的原理图。
图3为本申请一实施例中可调电阻的电路结构示意图。
图4为本申请一实施例中未增加补偿电流的基准电路原理图。
图5为本申请一实施例中增加补偿电流后基准电路原理示意图。
图6为本申请一实施例中低温漂基准电路的仿真曲线图。
附图标号说明：
Q1-第一三极管，Q2-第二三极管，Q3-第三三极管，Q4-第四三极管，Q5-第五三极管，Q6-第六三极管，Q7-第七三极管，Q8-第八三极管，Q8-第八三极管，Q9-第九三极管，Q10-第十三极管，R1-第一电阻，R2-第二电阻，R3-第三电阻，R4-第四电阻，R5-第五电阻，R6-第六电阻，R7-第七电阻，R8-第八电阻，R9-第九电阻，R10-第十电阻，MP1-第一PMOS晶体管，MP2-第二PMOS晶体管，MP3-第三PMOS晶体管，MP4-第四PMOS晶体管，MP5-第五PMOS晶体管，MP6-第六PMOS晶体管，MP7-第七PMOS晶体管，MP8-第八PMOS晶体管，MP9-第九PMOS晶体管，MP10-第十PMOS晶体管，MN1-第一NMOS晶体管，MN2-第二NMOS晶体管，CT-控制端，INV1-反相器，D1-二极管，Vref-基准电压，VDD-电源电压，OP-放大器，10-开启模块，11-偏置模块，12-带隙核模块，13-曲率补偿模块。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，图1为传统带隙基准电路的电路原理示意图。图1所示的传统带隙基准电路为Brokaw带隙电路。经发明人研究发现，在传统的Brokaw平衡稳定时，由于差分放大器OP虚短原理，若差分放大器OP输入端连接的电阻相等，则流过三极管Q1和Q2上的电流相等。流过R1的电流为
其中n为三极管Q1和Q2的发射极面积比，或者在单个三极管发射极面积相等时三极管的个数比。流过R2的电流为Q1和Q2发射极电流之和，因此输出基准电压Vref表达式为：
其中，VBE1为三极管Q1的基极-发射极电压，表现出负的温度系数，VT为正温度系数，通过调节R1和R2的比值，得到较小的温度系数输出电压。
但在实际工程中，上述的带隙基准电路中，存在以下问题：电路的失配和电阻阻值的工艺误差，无法保证三极管的Q1与Q2发射极电流完全相等；电路的过多粗糙理论近似结果带来温度系数精度误差，通常温度系数为20ppm/℃左右；通常十几位的AD/DA对基准的温度系数要求在10ppm/℃，而高精度三十几位的AD/DA对基准的温度系数要求高达2ppm/℃,传统的Brokaw带隙电路无法满足要求；传统的Brokaw带隙电路为固定温漂，针对不同的温漂需求需要重新设计，不具备IP通用性。
基于以上现有技术存在的问题，本申请提出一种带控制端的低温漂基准电路。下面结合具体实施例对本申请的技术方案进行详细阐述。
请参阅图2，图2为本申请一实施例中带控制端的低温漂基准电路的原理图。该电路包括：开启模块10，用于辅助电路的开启，并在电路达到平衡态时停止作用；偏置模块11，用于提供自偏置电流以及偏置电压；带隙核模块12，用于基于偏置电压产生基准电压Vref，并基于基准电压Vref产生与绝对温度正相关的温度系数控制电压；曲率补偿模块13，用于基于电流镜的方式对自偏置电流进行拷贝，以根据自偏置电流和温度系数控制电压生成补偿电流，并通过控制端CT控制补偿电流接入带隙核模块12对基准电压Vref进行温漂补偿。
在一实施例中，启动模块起到辅助整个电路开启的作用，可有效避免简并点，偏置模块11可包括自偏置电路和电流镜，通过自偏置电路产生电流，以电流镜的方式拷贝给曲率补偿模块13，并通过电阻实现电流转电压，给带隙核模块12提供电压偏置，本申请的带隙核模块12不同于传统的Brokaw带隙电路，带隙核模块12的三极管对Q1和Q2的发射极直接相连，基极通过电阻相连，产生的IPTAT电流流过基极SiCr型薄膜电阻形成VPTAT电压，与第三三极管Q3的VBE叠加互补产生初级基准电压Vref。第三三极管Q3的基极引入多晶硅电阻，利用基极电流与温度的指数特性、高阻多晶硅电阻的负温度特性、SiCr型薄膜电阻的正温度特性进行一次高阶补偿，以满足低温漂性能。曲率补偿模块13产生非线性补偿电流，通过外部控制端CT信号，决定是否将补偿电流引入带隙核中，形成对高阶温度非线性项进行补偿，以实现更低的温漂性能。控制端信号可选择本申请基准电路运行模式。如可在-55℃到125℃的范围，通过给控制端CT输入高低两种电位，可以提供两种温漂性能模式，即低温漂模式(约10ppm/℃)和超低温漂模式(＜2ppm/℃)。
在一实施例中，带隙核模块12包括：第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、放大器OP和第一NMOS晶体管MN1；第五三极管Q5的集电极接电源电压VDD，发射极分别接第一电阻R1的一端和第二电阻R2的一端，基极接偏置模块11的第一输出端；第一电阻R1的另一端接第一三极管Q1的集电极和放大器OP的反向输入端，第二电阻R2的另一端接第二三极管Q2的集电极和放大器OP的正向输入端，放大器OP的输出端接第一NMOS晶体管MN1的栅极；第一晶体管的漏极接电源电压VDD，第一NMOS晶体管MN1的源极作为带隙核模块12的输出端，以输出基准电压Vref，且第一NMOS晶体管MN1的源极与第一三极管Q1的基极连接；第一三极管Q1的基极和第二三极管Q2的基极通过第四电阻R4连接，第一三极管Q1的发射极接第二三极管Q2的发射极，以输出温度系数控制电压；第三三极管Q3的基极通过第三电阻R3与集电极连接，第三三极管Q3的集电极接第二三极管Q2的基极，第三三极管Q3的发射极依次经第五电阻R5和第六电阻R6接地；第四三极管Q4的基极接偏置模块11的第二输出端，以获取偏置电压；第四三极管Q4的集电极接第二三极管Q2的发射极，第四三极管Q4的发射极接地，第五电阻R5和第六电阻R6的连接端接曲率补偿模块13的输出端。
在一实施例中，偏置模块11通过自偏置形成偏置电流和电压偏置点，分别提供给曲率校正模块和带隙核模块12，偏置模块11包括：第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第六三极管Q6、第七三极管Q7、第七电阻R7、第八电阻R8和二极管D1；第一PMOS晶体管MP1的栅端作为偏置模块11的第三输出端，第一PMOS晶体管MP1的栅极与漏极短接；第一PMOS晶体管MP1的源极、第二PMOS晶体管MP2的源极以及第三PMOS晶体管MP3的源极分别接电源电压VDD；第一PMOS晶体管MP1的栅极分别接第二PMOS晶体管MP2的栅极和第三PMOS晶体管MP3的栅极；第一PMOS晶体管MP1的漏极分别接开启模块10的输出端和第六三极管Q6的集电极，第二PMOS晶体管MP2的漏极接第七三极管Q7的集电极，第三PMOS晶体管MP3的漏极作为偏置模块11的第一输出端，第一输出端还与第八电阻R8的一端连接，第八电阻R8的另一端与二极管D1的正极连接，二极管D1的负极和第六三极管Q6的基极短接后与带隙核模块12的基准电压Vref输出端连接；第六三极管Q6的发射极通过第七电阻R7接地，第七三极管Q7的发射极接地，第七三极管Q7的基极作为偏置模块11的第二输出端与带隙和模块连接。
在一实施例中，曲率补偿模块13包括：第五PMOS晶体管MP5、第六PMOS晶体管MP6、第七PMOS晶体管MP7、第八PMOS晶体管MP8、第九PMOS晶体管MP9、第十PMOS晶体管MP10、第二NMOS晶体管MN2、第八电阻R8、第九电阻R9、第十电阻R10和反相器INV1；第五PMOS晶体管MP5的源极和第六PMOS晶体管MP6的源极接电源电压VDD，第五PMOS晶体管MP5的栅极与第六PMOS晶体管MP6的栅极连接并连接偏置模块11的第三输出端；第五PMOS晶体管MP5的漏极分别接第七PMOS晶体管MP7的源极和第八PMOS晶体管MP8的源极，第七PMOS晶体管MP7的栅极分别接第八电阻R8的一端和第九电阻R9的一端，第八电阻R8的另一端接带隙核模块12的基准电压Vref输出端，第九电阻R9的另一端与第十电阻R10的一端连接，第十电阻R10的另一端接地，第七PMOS晶体管MP7的漏极与第二NMOS晶体管MN2的漏极连接，第八PMOS晶体管MP8的栅极接带隙核模块12的温度系数控制电压输出端，第八PMOS晶体管MP8的漏极接地，第六PMOS晶体管MP6的漏极分别接第九PMOS晶体管MP9源极和第十PMOS晶体管MP10的源极，第九电阻R9和第十电阻R10的连接端接第九PMOS晶体管MP9的栅极，第九PMOS晶体管MP9的漏极接地，第十PMOS晶体管MP10的栅极与第八PMOS晶体管MP8的栅极连接，第十PMOS晶体管MP10的漏极接第二NMOS晶体管MN2的漏极，第二NMOS晶体管MN2的栅极接反相器INV1的输出端，反相器INV1的输入端作为控制端CT，第二NMOS晶体管MN2的源极作为曲率补偿模块13的输出端，以输出补偿电流，外部控制信号输入控制端CT通过反相器INV1控制NMOS管MN2的栅端电压，进而控制MN2的开闭状态，以达到控制补偿电流ICORRECT是否反馈至带隙核模块12的效果。
在一实施例中，开启模块10包括：第八三极管Q8、第九三极管Q9、第十三极管Q10、第九电阻R9和第四PMOS晶体管MP4；第四PMOS晶体管MP4的源极接电源电压VDD，栅极通过第九电阻R9接地，漏极接第十三极管Q10的基极，第八三极管Q8的基极和集电极短接后与第十三极管Q10的基极连接，第九三极管Q9的基极和集电极短接后与第八三极管Q8的发射极连接，第九三极管Q9的发射极接地
在一实施例中，自偏置电路由三极管Q6、电阻R7、PMOS管MP1组成，PMOS管MP5的栅端和MP6的栅端连接偏置模块11的第三输出端，作为电流镜拷贝偏置模块11的自偏置电路产生的电流，MP5和MP6的单位尺寸相等且为MP1的K倍，因此MP5和MP6产生的源漏电流为MP1的K倍。
请参阅图3，图3为本申请一实施例中可调电阻的电路结构示意图。在一实施例中，第五电阻R5可采用可调电阻，该可调电阻也可为SiCr型薄膜电阻。将R5i的一端(i＝1，2，3……，N)与熔丝串联，后再将串联后的电阻熔丝串进行并联。修调时，熔丝两端通过瞬时大电流，烧断熔丝，改变并联电阻R5i的个数，实现对R5的阻值调节。R5i的个数为N，阻值比为20：21：22……：2N，N值越大，调节的R5越精确。
在一实施例中，第三电阻R3可采用多晶硅电阻，具体地，可采用高阻多晶硅电阻。第四电阻R4可采用SiCr型薄膜电阻。在带隙核模块12，采用SiCr型薄膜电阻和高阻多晶硅两种电阻相结合。高阻多晶电阻的的温度系数较大(＞1000ppm/℃)，温度系数为负；而SiCr型薄膜电阻具有更高的精度(优于±0.05％)和更低温度系数的优点(薄膜电阻温度系数≤±50ppm/℃)。在带隙基准核模块采用多晶电阻和SiCr型薄膜电阻相结合，在三极管Q3的基极引入高温漂的高阻多晶电阻，利用基极电流的指数特性、高温漂的多晶电阻的负温度特性以及SiCr型薄膜电阻的正温度特性实现高阶非线性分量的补偿，将温度漂移从Brokaw带隙电路的20ppm/℃，降低至10ppm/℃左右。
在一实施例中，所有三极管均采用NPN型三极管，相比于PNP型三极管，NPN管的噪声性能更好。
请参阅图4，图4为本申请一实施例中未增加补偿电流的基准电路原理图。在不引入补偿电流ICORRECT的情况下，启动模块PMOS管MP4，NPN型三极管Q8和Q9导通。由于三极管Q8和Q9各自基极和集电极相连，等效于两二极管D1连接，此时，三极管Q10的基极电位为2VBE，发射极初始电位为0，三极管Q10导通，启动电路工作。导通的Q10带动偏置模块11工作三极管Q6导通，形成自偏置电流，C点和B点电压升高，带隙核模块12启动。当电路平衡时，三极管Q10的发射极电位上升至接近基极电位，Q10停止工作。
当三极管Q5的发射极电流等于三极管Q1和Q2的发射极电流之和，由于放大器OP的虚短原理，电阻R1和R2上的压降相等，流过三极管Q1和Q2上的电流比为电阻反比：
三极管Q1的发射极与三极管Q2的发射极直接相连，发射极电位相等VE1＝VE2，三极管Q1的基极与三极管Q2的基极通过R4相连，对Q1、Q2、R4构成的回路进行KVL分析可得
VBE1＝IR4+VBE2 (2)
ΔVBE＝VBE1-VBE2＝VB1-VB2 (3)
其中，I为R4上流过的电流，将NPN三极管基极与发射极的电压代入(1)(2)(3)中：
其中，n为三极管Q2和Q1的发射极面积比，在三极管Q2和Q2单位尺寸相等时，n为Q2与Q1的个数比。
所以，基准电压Vref表达式为
Vref＝VB1＝Ic3(R6+R6)+VBE3+Ib3R3+IR4 (6)
由于基极电流的指数特性
将(4)(7)代入(6)中可得，图3所示的带隙核基准电压Vref表达式为
其中K1＝ln(mn)，K2＝(R5+R6)Ib3，R5和R6采用低温漂SiCr型薄膜电阻，R3采用高温漂的多晶电阻。与Brokaw带隙不同，图3的带隙核结构，通过设计K完成一阶补偿，、K2和Ib3R3还抵消了VBE3泰勒展式中高阶温度分量，使Vref的温度系数比常规Brokaw带隙基准更小。
请参阅图5，图5为本申请一实施例中增加补偿电流后基准电路原理示意图。PMOS管MP7-MP10组成两对差分对管，MP8和M10的栅极连接带隙核模块12的VPTAT端，MP7和MP9的栅极分别连接电阻分压网络的VH和VL端，MP7的栅极电压略高于MP9的栅极电压，其数值由电阻分压网络R8-R9决定，MP7和MP10的电流组成了补偿电流ICORRECT，即ICORRECT＝I1+I4，因此通过设计电阻分压网络R8-R9的数值，可以调节ICORRECT的曲线特性。
以差分对MP10和MP9为例，MP10和MP9分配电流镜M6的电流，MP10的栅极电压接VPTAT，MP9的栅极电压接电阻分压网络VL点。在低温时，由于VPTAT小于VL，电流镜MP6的绝大部分电流被MP10分走，此时I1≈ISS1，I2≈0。随着温度的上升，VPTAT开始升高，I1开始降低，I2开始升高，当MP9和MP10的栅极电压相等时，VPTAT等于VL，此时温度为差分对交点温度。当VPTAT继续上升，高于MP9的栅极电位，电流镜MP6的绝大部分电流被MP9分走，此时I1≈0，I2≈ISS1。此过程同理于差分对MP7和MP8。补偿电流由MP7和MP10组成，因此，在低温时补偿电流主要由I1提供，在高温时主要由I4提供。通过调节电阻网络R8-R10的阻值比例，改变VL和VH值控制每对差分对的交点温度，达到对ICORRECT的曲线特性的控制。
控制端CT通过反相器INV1控制NMOS管MN2的导通，MN2管的漏极与PMOS管MP7和MP10的漏极相连，源极连接带隙核模块12R6。当控制端CT接高电平时，MN2管截止，ICORRECT＝0，电路工作在低温漂模式，输出的电压基准如等式(8)所示。当控制端CT接低电平时，MN2导通，电路工作在超低温漂模式，MN2流过的电流为ICORRECT＝I1+I4，此时，输出的电压基准在实例一的基础上，叠加了曲率校正分量：
Vref_ct＝Vref+ICORRECTR6 (9)
其中，Vref为实例一中的等式(8)。
请参阅图6，图6为本申请一实施例中低温漂基准电路的仿真曲线图，由上至下分别为控制端CT接高电平时的输出电压、曲率补偿电流ICORRECT、控制端CT接低电平时的输出电压。控制端CT接高电平时，电路工作在低温漂模式，输出的电压基准为一条开口向下的抛物线，在-55℃～125℃温度范围内，输出的基准电压Vref温度系数为15ppm/℃。控制端CT接低电平时，电路工作在超低温漂模式，输出的电压基准为双波峰曲线，在-55℃～125℃温度范围内，输出的基准电压Vref温度系数为0.88ppm/℃。
基于以上本申请的技术方案，通过启动模块，起到规避简并点的作用，由于三极管Q10的基极电位为两个三极管VBE的电压叠值，三极管Q10的发射极电位为带隙核模块12输出电压值，在电路达到平衡态后两者相近，使启动电路停止作用。偏置模块11包含自偏置电路和电流镜电路。自偏置电路由三极管Q6、电阻R7、PMOS管MP1组成。自偏置电路产生的偏置电流，一方面通过电流镜MP5、MP6拷贝给曲率补偿模块13提供电流，另一方面通过电阻R8和三极管Q7形成偏置电压输出端，给带隙核模块12提供电压偏置点(C点和B点)。带隙核模块1212，输出基准电压Vref。利用三极管对Q1、Q2产生的IPTAT电流与SiCr薄膜电阻形成VPTAT的电压，该VPTAT的电压对三极管Q3的VBE形成一阶温度系数补偿。进一步的，在三极管Q3的基极引入高阻多晶硅电阻，利用高阻多晶电阻的负温度特性、SiCr薄膜电阻的正温度特性以及基极电流的指数特性，对三极管Q3的VBE温度系数进行高阶补偿。再进一步的，通过控制端CT开启曲率补偿模块13，使补偿电流ICORRECT叠加至电阻R6上，再次进行曲率校正，输出更低温度系数的基准电压Vref。曲率校正模块13利用电流镜MP5、MP6拷贝偏置模块11里的电流，通过两对差分对管MP7-MP10、电阻分压网络R8-R10和带隙核模块12输出的VPTAT，产生补偿电流ICORRECT，再通过控制端CT决定是否返回带隙核中。本申请的基准电路可做成通用模块，集成于对基准温度系数要求不同的AD/DA转换器中。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种带控制端的低温漂电压基准电路，其特征在于，包括：
开启模块，用于辅助电路的开启，并在所述电路达到平衡态时停止作用；
偏置模块，用于提供自偏置电流以及偏置电压；
带隙核模块，用于基于所述偏置电压产生基准电压，并基于所述基准电压产生与绝对温度正相关的温度系数控制电压；
曲率补偿模块，用于基于电流镜的方式对所述自偏置电流进行拷贝，以根据所述自偏置电流和所述温度系数控制电压生成补偿电流，并通过控制端控制所述补偿电流接入所述带隙核模块对所述基准电压进行温漂补偿。
2.根据权利要求1所述的带控制端的低温漂电压基准电路，其特征在于，所述带隙核模块包括：第一三极管、第二三极管、第三三极管、第四三极管、第五三极管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、放大器和第一NMOS晶体管；
所述第五三极管的集电极接电源电压，发射极分别接所述第一电阻的一端和所述第二电阻的一端，基极接所述偏置模块的第一输出端；所述第一电阻的另一端接所述第一三极管的集电极和所述放大器的反向输入端，所述第二电阻的另一端接所述第二三极管的集电极和所述放大器的正向输入端，所述放大器的输出端接所述第一NMOS晶体管的栅极；所述第一晶体管的漏极接所述电源电压，所述第一NMOS晶体管的源极作为所述带隙核模块的输出端，以输出所述基准电压，且所述第一NMOS晶体管的源极与所述第一三极管的基极连接；所述第一三极管的基极和所述第二三极管的基极通过所述第四电阻连接，所述第一三极管的发射极接所述第二三极管的发射极，以输出所述温度系数控制电压；所述第三三极管的基极通过所述第三电阻与集电极连接，所述第三三极管的集电极接所述第二三极管的基极，所述第三三极管的发射极依次经所述第五电阻和所述第六电阻接地；所述第四三极管的基极接所述偏置模块的第二输出端，以获取所述偏置电压；所述第四三极管的集电极接所述第二三极管的发射极，所述第四三极管的发射极接地，所述第五电阻和所述第六电阻的连接端接所述曲率补偿模块的输出端。
3.根据权利要求2所述的带控制端的低温漂电压基准电路，其特征在于，所述第四电阻包括铬硅电阻。
4.根据权利要求2所述的带控制端的低温漂电压基准电路，其特征在于，所述第三电阻包括多晶硅电阻。
5.根据权利要求2所述的带控制端的低温漂电压基准电路，其特征在于，所述第五电阻包括可调电阻。
6.根据权利要求5所述的带控制端的低温漂电压基准电路，其特征在于，所述第五电阻包括多个并联的电阻支路，每个所述电阻支路通过一个电阻和一根熔丝串联；通过对其中一个或多个电阻支路施加瞬时大电流使得对应电阻支路的熔丝熔断，以对所述第五电阻进行阻值调节。
7.根据权利要求1所述的带控制端的低温漂电压基准电路，其特征在于，所述偏置模块包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第六三极管、第七三极管、第七电阻、第八电阻和二极管；
所述第一PMOS晶体管的栅端作为所述偏置模块的第三输出端，所述第一PMOS晶体管的栅极与漏极短接；所述第一PMOS晶体管的源极、所述第二PMOS晶体管的源极以及所述第三PMOS晶体管的源极分别接电源电压；所述第一PMOS晶体管的栅极分别接所述第二PMOS晶体管的栅极和所述第三PMOS晶体管的栅极；所述第一PMOS晶体管的漏极分别接所述开启模块的输出端和所述第六三极管的集电极，所述第二PMOS晶体管的漏极接所述第七三极管的集电极，所述第三PMOS晶体管的漏极作为所述偏置模块的第一输出端，所述第一输出端还与所述第八电阻的一端连接，所述第八电阻的另一端与所述二极管的正极连接，所述二极管的负极和所述第六三极管的基极短接后与所述带隙核模块的基准电压输出端连接；所述第六三极管的发射极通过所述第七电阻接地，所述所述第七三极管的发射极接地，所述第七三极管的基极作为所述偏置模块的第二输出端与所述带隙和模块连接。
8.根据权利要求1所述的带控制端的低温漂电压基准电路，其特征在于，所述曲率补偿模块包括：第五PMOS晶体管、第六PMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第二NMOS晶体管、第八电阻、第九电阻、第十电阻和反相器；
所述第五PMOS晶体管的源极和所述第六PMOS晶体管的源极接电源电压，所述第五PMOS晶体管的栅极与所述第六PMOS晶体管的栅极连接并连接所述偏置模块的第三输出端；所述第五PMOS晶体管的漏极分别接所述第七PMOS晶体管的源极和所述第八PMOS晶体管的源极，所述第七PMOS晶体管的栅极分别接所述第八电阻的一端和所述第九电阻的一端，所述第八电阻的另一端接所述带隙核模块的基准电压输出端，所述第九电阻的另一端与所述第十电阻的一端连接，所述第十电阻的另一端接地，所述第七PMOS晶体管的漏极与所述第二NMOS晶体管的漏极连接，所述第八PMOS晶体管的栅极接所述带隙核模块的温度系数控制电压输出端，所述第八PMOS晶体管的漏极接地，所述第六PMOS晶体管的漏极分别接所述第九PMOS晶体管源极和第十PMOS晶体管的源极，所述第九电阻和所述第十电阻的连接端接所述第九PMOS晶体管的栅极，所述第九PMOS晶体管的漏极接地，所述第十PMOS晶体管的栅极与所述第八PMOS晶体管的栅极连接，所述第十PMOS晶体管的漏极接所述第二NMOS晶体管的漏极，所述第二NMOS晶体管的栅极接所述反相器的输出端，所述反相器的输入端作为所述控制端，所述第二NMOS晶体管的源极作为所述曲率补偿模块的输出端，以输出补偿电流。
9.根据权利要求1所述的带控制端的低温漂电压基准电路，其特征在于，所述开启模块包括：第八三极管、第九三极管、第十三极管、第九电阻和第四PMOS晶体管；
所述第四PMOS晶体管的源极接电源电压，栅极通过所述第九电阻接地，漏极接所述第十三极管的基极，所述第八三极管的基极和集电极短接后与所述第十三极管的基极连接，所述第九三极管的基极和集电极短接后与所述第八三极管的发射极连接，所述第九三极管的发射极接地。
10.根据权利要求1-9任一所述的带控制端的低温漂电压基准电路，其特征在于，各三极管均采用NPN型三极管。
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