JPH07191644A - ビデオカードの同期信号極性変換回路 - Google Patents
ビデオカードの同期信号極性変換回路Info
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- 230000003287 optical effect Effects 0.000 claims abstract description 10
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- G—PHYSICS
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
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Abstract
(57)【要約】
【構成】 ビデオカードの同期信号極性変換回路であ
る。貯蔵部に貯蔵される同期信号データを使用者の必要
によって、その極性を変換されることができるようにす
る。その一方、貯蔵部に貯蔵された同期信号データをグ
ラフィックプロセッサで出力される定められた極性の同
期信号と組合部で組み合わせる。 【効果】使用者の希望する極性を持つ同期信号を出力さ
せることができる。ビデオカードの使用者が陰極性また
は陽極性の同期信号を使用するどんなモニタにも同期信
号の極性に関係なくビデオカードをしようすることがで
きる。
る。貯蔵部に貯蔵される同期信号データを使用者の必要
によって、その極性を変換されることができるようにす
る。その一方、貯蔵部に貯蔵された同期信号データをグ
ラフィックプロセッサで出力される定められた極性の同
期信号と組合部で組み合わせる。 【効果】使用者の希望する極性を持つ同期信号を出力さ
せることができる。ビデオカードの使用者が陰極性また
は陽極性の同期信号を使用するどんなモニタにも同期信
号の極性に関係なくビデオカードをしようすることがで
きる。
Description
【０００１】
【産業上の利用分野】この発明はビデオカードに関し、
もっと詳しくはビデオカードで出力する同期信号の極性
を必要によって転換させて出力させることのできるビデ
オカードの同期信号極性変換回路に関する。
もっと詳しくはビデオカードで出力する同期信号の極性
を必要によって転換させて出力させることのできるビデ
オカードの同期信号極性変換回路に関する。
【０００２】
【従来の技術】一般的に、コンピュータを利用し、モニ
タ上にグラフィック等をディスプレイさせるためにビデ
オカードをコンピュータに連結して使用している。しか
し、このようなビデオカードは生産会社毎にグラフィッ
クデータを出力する時いっしょに出力する同期信号の極
性が相異に構成され、消費者はこのようなビデオカード
の同期信号極性に合うモニタを使用するとか、モニタの
同期信号極性に合うビデオカードを選択して使用しなけ
ればならないので、ビデオカードの選択幅が小さくな
る。第１図はこのような従来のビデオカード同期信号発
生回路図で、グラフィックプロセッサＧＰで出力される
グラフィックデータはデータバッファＢＦを通って波形
が整形された後、ビデオデータによる画素を貯蔵するビ
デオラム又はＤラム等の貯蔵部に印加される。この時、
上記グラフィックプロセッサＧＰの端子Ｖ．Ｈで出力さ
れる陽極性又は陰極性の垂直・水平同期信号Ｖ−ＳＹＮ
Ｃ、Ｈ−ＳＹＮＣは一側入力端子が接地された排他的Ｏ
ＲゲートＥＸ−ＯＲ３，ＥＸ−ＯＲ４に印加されるの
で、上記排他的ＯＲゲートＥＸ−ＯＲ３，ＥＸ−ＯＲ４
は上記グラフィックプロセッサＧＰで出力する同期信号
の極性を変化させない状態で垂直，水平同期信号Ｙ−Ｓ
ＹＮＣ，Ｈ−ＳＹＮＣを出力するようになった。しか
し、このような従来のビデオカード同期信号発生回路は
上述したように同期信号の極性が陽極性、又は陰極性で
定められた状態であるので消費者は保有しているモニタ
の同期信号極性によって、ビデオカードを選択しなけれ
ばならない問題点があった。
タ上にグラフィック等をディスプレイさせるためにビデ
オカードをコンピュータに連結して使用している。しか
し、このようなビデオカードは生産会社毎にグラフィッ
クデータを出力する時いっしょに出力する同期信号の極
性が相異に構成され、消費者はこのようなビデオカード
の同期信号極性に合うモニタを使用するとか、モニタの
同期信号極性に合うビデオカードを選択して使用しなけ
ればならないので、ビデオカードの選択幅が小さくな
る。第１図はこのような従来のビデオカード同期信号発
生回路図で、グラフィックプロセッサＧＰで出力される
グラフィックデータはデータバッファＢＦを通って波形
が整形された後、ビデオデータによる画素を貯蔵するビ
デオラム又はＤラム等の貯蔵部に印加される。この時、
上記グラフィックプロセッサＧＰの端子Ｖ．Ｈで出力さ
れる陽極性又は陰極性の垂直・水平同期信号Ｖ−ＳＹＮ
Ｃ、Ｈ−ＳＹＮＣは一側入力端子が接地された排他的Ｏ
ＲゲートＥＸ−ＯＲ３，ＥＸ−ＯＲ４に印加されるの
で、上記排他的ＯＲゲートＥＸ−ＯＲ３，ＥＸ−ＯＲ４
は上記グラフィックプロセッサＧＰで出力する同期信号
の極性を変化させない状態で垂直，水平同期信号Ｙ−Ｓ
ＹＮＣ，Ｈ−ＳＹＮＣを出力するようになった。しか
し、このような従来のビデオカード同期信号発生回路は
上述したように同期信号の極性が陽極性、又は陰極性で
定められた状態であるので消費者は保有しているモニタ
の同期信号極性によって、ビデオカードを選択しなけれ
ばならない問題点があった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
問題点を解決するためのもので、この発明の目的は、グ
ラフィックプロセッサがグラフィックデータ外に使用者
の調整によって極性を可変させることのできる同期信号
データを出力させる一方、上記同期信号データを貯蔵部
に貯蔵させグラフィックプロセッサで出力する同期信号
と組合うことによって同期信号の極性を変化させること
のできるビデオカードの同期信号極性変換回路を提供す
ることにある。
問題点を解決するためのもので、この発明の目的は、グ
ラフィックプロセッサがグラフィックデータ外に使用者
の調整によって極性を可変させることのできる同期信号
データを出力させる一方、上記同期信号データを貯蔵部
に貯蔵させグラフィックプロセッサで出力する同期信号
と組合うことによって同期信号の極性を変化させること
のできるビデオカードの同期信号極性変換回路を提供す
ることにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るためのこの発明の特徴は、グラフィックデータ及び同
期信号データ及び同期信号を出力するグラフィックプロ
セッサ及び上記グラフィックプロセッサのグラフィック
データ及び同期信号データ出力を整形して出力するバッ
ファを包含するデータ出力回路と、上記グラフィックプ
ロセッサに連結され、上記グラフィックプロセッサの光
信号又はシンク貯蔵部アドレス信号によってインエブー
ル信号を出力する駆動制御回路と、上記グラフィックプ
ロセッサ、バッファ及び駆動制御回路に連結され、上記
駆動制御回路のインエブール信号によって駆動し、上記
グラフィックプロセッサの同期信号を上記バッファで印
加した信号に組合って同期信号で出力する同期信号出力
回路とから構成されるビデオカードの同期信号出力回路
にある。
るためのこの発明の特徴は、グラフィックデータ及び同
期信号データ及び同期信号を出力するグラフィックプロ
セッサ及び上記グラフィックプロセッサのグラフィック
データ及び同期信号データ出力を整形して出力するバッ
ファを包含するデータ出力回路と、上記グラフィックプ
ロセッサに連結され、上記グラフィックプロセッサの光
信号又はシンク貯蔵部アドレス信号によってインエブー
ル信号を出力する駆動制御回路と、上記グラフィックプ
ロセッサ、バッファ及び駆動制御回路に連結され、上記
駆動制御回路のインエブール信号によって駆動し、上記
グラフィックプロセッサの同期信号を上記バッファで印
加した信号に組合って同期信号で出力する同期信号出力
回路とから構成されるビデオカードの同期信号出力回路
にある。
【０００５】
【実施例】以下、この発明の実施例を添付された図面に
よって詳しく説明する。第２図はこの発明によるビデオ
カードの同期信号出力回路図で、データ出力回路１０
０、駆動制御回路２００及び同期信号出力回路３００と
から成る。これをもっと具体的に説明すると、上記デー
タ出力回路１００はコンピュータの制御によるグラフィ
ックデータ、同期信号データ及び同期信号を出力するグ
ラフィックプロセッサＧＰを入力信号の波形を整形して
出力するバッファＢＦに連結して成る。この時上記グラ
フィックプロセッサＧＰは図示しないＲＯＭバイアス又
はシステムファームウェア（Ｓｙｓｔｅｍ Ｆｉｒｍｗ
ａｒｅ）の制御によって、陰極性又は陽極性の垂直・水
平同期信号を出力させる。そして、上記グラフィックプ
ロセッサＧＰに連結され、上記グラフィックプロセッサ
ＧＰの光信号は又は貯蔵部アドレス信号によってインエ
ブール信号を出力する駆動制御回路２００は入力される
アドレス信号をデコーディングするデコーダＤＥを上記
グラフィックプロセッサＧＰの光信号出力端子ＷＲに連
結され、入力される信号を組合う第２組合部３０に連結
する。この時、上記第２組合部３０はＯＲゲートＯＲ１
に成り、必要によってアンドゲートで構成することもで
きる。そして、上記グラフィックプロセッサＧＰ、バッ
ファＢＦ及び駆動制御回路に連結され上記駆動制御回路
２００のインエブール信号によって駆動し、上記グラフ
ィックプロセッサＧＰの同期信号を上記バッファＢＦで
印加した信号に組合って同期信号で出力する同期信号出
力回路３００は貯蔵部１０と、第１組合部２０とから成
る。
よって詳しく説明する。第２図はこの発明によるビデオ
カードの同期信号出力回路図で、データ出力回路１０
０、駆動制御回路２００及び同期信号出力回路３００と
から成る。これをもっと具体的に説明すると、上記デー
タ出力回路１００はコンピュータの制御によるグラフィ
ックデータ、同期信号データ及び同期信号を出力するグ
ラフィックプロセッサＧＰを入力信号の波形を整形して
出力するバッファＢＦに連結して成る。この時上記グラ
フィックプロセッサＧＰは図示しないＲＯＭバイアス又
はシステムファームウェア（Ｓｙｓｔｅｍ Ｆｉｒｍｗ
ａｒｅ）の制御によって、陰極性又は陽極性の垂直・水
平同期信号を出力させる。そして、上記グラフィックプ
ロセッサＧＰに連結され、上記グラフィックプロセッサ
ＧＰの光信号は又は貯蔵部アドレス信号によってインエ
ブール信号を出力する駆動制御回路２００は入力される
アドレス信号をデコーディングするデコーダＤＥを上記
グラフィックプロセッサＧＰの光信号出力端子ＷＲに連
結され、入力される信号を組合う第２組合部３０に連結
する。この時、上記第２組合部３０はＯＲゲートＯＲ１
に成り、必要によってアンドゲートで構成することもで
きる。そして、上記グラフィックプロセッサＧＰ、バッ
ファＢＦ及び駆動制御回路に連結され上記駆動制御回路
２００のインエブール信号によって駆動し、上記グラフ
ィックプロセッサＧＰの同期信号を上記バッファＢＦで
印加した信号に組合って同期信号で出力する同期信号出
力回路３００は貯蔵部１０と、第１組合部２０とから成
る。
【０００６】この時、上記、貯蔵部１０は上記駆動制御
回路２００のインエブール信号をクロック信号で使用
し、インエブール信号が入力時駆動されるＤフリップフ
ロップＦＦ１，ＦＦ２に成り、上記Ｄフリップフロップ
ＦＦ１，ＦＦ２の入力端子Ｄには、上記バッファＢＦで
出力される同期信号データが印加されるようにする。そ
して、上記貯蔵部１０は上記グラフィックプロセッサＧ
Ｐのリセット端子ＲＥで出力されるリセット信号を上記
ＤフリップフロップＦＦ１，ＦＦ２のリセット端子ＲＥ
に印加されるようにし、上記ＤフリップフロップＦＦ
１，ＦＦ２は上記グラフィックプロセッサＧＰによって
リセットが制御されるようにする。そして、上記貯蔵部
１０は上記ＤフリップフロップＦＦ１，ＦＦ２のクロッ
ク端子Ｋに上記ＯＲゲートＯＲ１を連結し、上記ＯＲゲ
ートＯＲ１の出力をクロック信号で使用させる。そして
上記第１組合部２０は上記グラフィックプロセッサＧＰ
の水平同期信号出力端子ＨＳ及び第１組合部２０のＤフ
リップフロップＦＦ１の出力端子Ｑを排他的ＯＲゲート
ＥＸ−ＯＲ１に連結し、上記排他的ＯＲゲートＥＸ−Ｏ
Ｒ１は上記Ｄ形フリップフロップＦＦ１に貯蔵された同
期信号データと、上記グラフィックプロセッサＧＰで印
加する水平同期信号Ｈ−ＳＹＮＣとを組合った信号を新
しい水平同期信号Ｈ−ＳＹＮＣで出力させる。
回路２００のインエブール信号をクロック信号で使用
し、インエブール信号が入力時駆動されるＤフリップフ
ロップＦＦ１，ＦＦ２に成り、上記Ｄフリップフロップ
ＦＦ１，ＦＦ２の入力端子Ｄには、上記バッファＢＦで
出力される同期信号データが印加されるようにする。そ
して、上記貯蔵部１０は上記グラフィックプロセッサＧ
Ｐのリセット端子ＲＥで出力されるリセット信号を上記
ＤフリップフロップＦＦ１，ＦＦ２のリセット端子ＲＥ
に印加されるようにし、上記ＤフリップフロップＦＦ
１，ＦＦ２は上記グラフィックプロセッサＧＰによって
リセットが制御されるようにする。そして、上記貯蔵部
１０は上記ＤフリップフロップＦＦ１，ＦＦ２のクロッ
ク端子Ｋに上記ＯＲゲートＯＲ１を連結し、上記ＯＲゲ
ートＯＲ１の出力をクロック信号で使用させる。そして
上記第１組合部２０は上記グラフィックプロセッサＧＰ
の水平同期信号出力端子ＨＳ及び第１組合部２０のＤフ
リップフロップＦＦ１の出力端子Ｑを排他的ＯＲゲート
ＥＸ−ＯＲ１に連結し、上記排他的ＯＲゲートＥＸ−Ｏ
Ｒ１は上記Ｄ形フリップフロップＦＦ１に貯蔵された同
期信号データと、上記グラフィックプロセッサＧＰで印
加する水平同期信号Ｈ−ＳＹＮＣとを組合った信号を新
しい水平同期信号Ｈ−ＳＹＮＣで出力させる。
【０００７】そして、上記第１組合部２０は上記グラフ
ィックプロセッサＧＰの垂直同期信号出力端子ＶＳ及び
上記第１組合部２０に成ったＤフリップフロップＦＦ２
の出力端子Ｑを排他的ＯＲゲートＥＸ−ＯＲ２に連結
し、上記排他的ＯＲゲートＥＸ−ＯＲ２は上記Ｄフリッ
プフロップＦＦ２に貯蔵された同期信号データと上記グ
ラフィックプロセッサＧＰで印加する垂直同期信号Ｙ−
ＳＹＮＣを組合った信号を新しい垂直同期信号Ｖ−ＳＹ
ＮＣで出力させる。このように成ったこの発明によるビ
デオカードの同期信号極性変換回路は上記グラフィック
プロセッサＧＰがコンピュータの制御によって、グラフ
ィックデータを上記バッファＢＦを通って波形を整形し
た後画素を貯蔵するビデオラム又はＤラムに印加され
る。
ィックプロセッサＧＰの垂直同期信号出力端子ＶＳ及び
上記第１組合部２０に成ったＤフリップフロップＦＦ２
の出力端子Ｑを排他的ＯＲゲートＥＸ−ＯＲ２に連結
し、上記排他的ＯＲゲートＥＸ−ＯＲ２は上記Ｄフリッ
プフロップＦＦ２に貯蔵された同期信号データと上記グ
ラフィックプロセッサＧＰで印加する垂直同期信号Ｙ−
ＳＹＮＣを組合った信号を新しい垂直同期信号Ｖ−ＳＹ
ＮＣで出力させる。このように成ったこの発明によるビ
デオカードの同期信号極性変換回路は上記グラフィック
プロセッサＧＰがコンピュータの制御によって、グラフ
ィックデータを上記バッファＢＦを通って波形を整形し
た後画素を貯蔵するビデオラム又はＤラムに印加され
る。
【０００８】この時、上記グラフィックプロセッサＧＰ
は同期信号の極性を貯蔵するプログラムを持っているＥ
ＰＲＯＭ等で構成されるＲＯＭバイアス又はＥＰＲＯＭ
ディスケット等で構成される図示しないシステムファー
ムウェア等に連結されている。従って、使用者は上記Ｒ
ＯＭバイアス又はシステムファームウェア等のプログラ
ムを制御し、出力される同期信号の極性を制御すること
ができるようになる。即ち、使用者が現在グラフィック
プロセッサＧＰが端子ＶＳ，ＨＳを通って出力する垂直
・水平同期信号Ｖ−ＳＹＮＣ、Ｈ−ＳＹＮＣが陰極性の
時陽極性で変換させて使用する必要がある場合には、使
用者は上記ＲＯＭバイアス又はシステムファームウェア
のプログラムを調整し、上記グラフィックプロセッサＧ
Ｐがハイレベルの同期信号データを上記バッファＢＦに
印加させる。そして、使用者は上記グラフィックプロセ
ッサＧＰが端子ＷＲを通って光信号を出力させるとか、
上記貯蔵部１０を選択するアドレス信号をコンピュータ
が出力させ、上記アドレス信号がデコーダＤＥでデコー
ディングされ、上記組合部３０のＯＲゲートＯＲ１がハ
イレベルのインエブール信号を出力させる。この時、上
記第２組合部３０をアンドゲートで構成し上記第２組合
部３０はアドレス信号が上記貯蔵部１０のアドレス信号
であり、上記グラフィックプロセッサＧＰが光信号を出
力する時だけインエブール信号を出力させることもでき
る。
は同期信号の極性を貯蔵するプログラムを持っているＥ
ＰＲＯＭ等で構成されるＲＯＭバイアス又はＥＰＲＯＭ
ディスケット等で構成される図示しないシステムファー
ムウェア等に連結されている。従って、使用者は上記Ｒ
ＯＭバイアス又はシステムファームウェア等のプログラ
ムを制御し、出力される同期信号の極性を制御すること
ができるようになる。即ち、使用者が現在グラフィック
プロセッサＧＰが端子ＶＳ，ＨＳを通って出力する垂直
・水平同期信号Ｖ−ＳＹＮＣ、Ｈ−ＳＹＮＣが陰極性の
時陽極性で変換させて使用する必要がある場合には、使
用者は上記ＲＯＭバイアス又はシステムファームウェア
のプログラムを調整し、上記グラフィックプロセッサＧ
Ｐがハイレベルの同期信号データを上記バッファＢＦに
印加させる。そして、使用者は上記グラフィックプロセ
ッサＧＰが端子ＷＲを通って光信号を出力させるとか、
上記貯蔵部１０を選択するアドレス信号をコンピュータ
が出力させ、上記アドレス信号がデコーダＤＥでデコー
ディングされ、上記組合部３０のＯＲゲートＯＲ１がハ
イレベルのインエブール信号を出力させる。この時、上
記第２組合部３０をアンドゲートで構成し上記第２組合
部３０はアドレス信号が上記貯蔵部１０のアドレス信号
であり、上記グラフィックプロセッサＧＰが光信号を出
力する時だけインエブール信号を出力させることもでき
る。
【０００９】従って、上記組合部３０のインエブール信
号をクロック信号で使用する上記ＤフリップフロップＦ
Ｆ１，ＦＦ２は新しいデータを貯蔵することのできる状
態になり、この時、上記グラフィックプロセッサＧＰ
は、使用者の制御によって図示しないＲＯＭバイアス又
はシステムファームウェアから印加して受けた２ビット
のハイレベル同期信号データを上記バッファＢＦに印加
するようになる。そして上記バッファＢＦで波形が整形
されて出力されるハイレベル同期信号データは上記Ｄフ
リップフロップＦＦ１，ＦＦ２がインエブール状態であ
るので、上記ＤフリップフロップＦＦ１，ＦＦ２に貯蔵
され、上記ＤフリップフロップＦＦ１，ＦＦ２はハイレ
ベルの同期信号データを出力するようになる。この時、
上記グラフィックプロセッサＧＰは端子ＶＳ，ＨＳを通
って出力するロウレベルの垂直，水平同期信号Ｖ−ＳＹ
ＮＣ、Ｈ−ＳＹＮＣは上記ＤフリップフロップＦＦ１，
ＦＦ２で出力するハイレベルの同期信号データと上記第
１組合部２０の排他的ＯＲゲートＥＸ−ＯＲ１，ＥＸ−
ＯＲ２で組合われるので、上記排他的ＯＲゲートＥＸ−
ＯＲ１，ＥＸ−ＯＲ２は陽極性のハイレベル状態の新し
い垂直、水平同期信号Ｖ−ＳＹＮＣ，Ｈ−ＳＹＮＣを出
力するようになる。
号をクロック信号で使用する上記ＤフリップフロップＦ
Ｆ１，ＦＦ２は新しいデータを貯蔵することのできる状
態になり、この時、上記グラフィックプロセッサＧＰ
は、使用者の制御によって図示しないＲＯＭバイアス又
はシステムファームウェアから印加して受けた２ビット
のハイレベル同期信号データを上記バッファＢＦに印加
するようになる。そして上記バッファＢＦで波形が整形
されて出力されるハイレベル同期信号データは上記Ｄフ
リップフロップＦＦ１，ＦＦ２がインエブール状態であ
るので、上記ＤフリップフロップＦＦ１，ＦＦ２に貯蔵
され、上記ＤフリップフロップＦＦ１，ＦＦ２はハイレ
ベルの同期信号データを出力するようになる。この時、
上記グラフィックプロセッサＧＰは端子ＶＳ，ＨＳを通
って出力するロウレベルの垂直，水平同期信号Ｖ−ＳＹ
ＮＣ、Ｈ−ＳＹＮＣは上記ＤフリップフロップＦＦ１，
ＦＦ２で出力するハイレベルの同期信号データと上記第
１組合部２０の排他的ＯＲゲートＥＸ−ＯＲ１，ＥＸ−
ＯＲ２で組合われるので、上記排他的ＯＲゲートＥＸ−
ＯＲ１，ＥＸ−ＯＲ２は陽極性のハイレベル状態の新し
い垂直、水平同期信号Ｖ−ＳＹＮＣ，Ｈ−ＳＹＮＣを出
力するようになる。
【００１０】そして、使用者が上記排他的ＯＲゲートＥ
Ｘ−ＯＲ１，ＥＸ−ＯＲ２で陽極性で出力される垂直・
水平同期信号Ｖ−ＳＹＮＣ、Ｈ−ＳＹＮＣの極性を陰極
性で変わりたい場合には、上述した過程と同一に上記Ｒ
ＯＭバイアス又はシステムファームウェアのプログラム
を制御し上記グラフィックプロセッサＧＰがロウレベル
の同期信号データを出力させる一方、アドレス信号又は
上記グラフィックプロセッサＧＰの光信号で上記貯蔵部
１０のＤフリップフロップＦＦ１，ＦＦ２をインエブー
ルさせた後、上記ロウレベル状態の同期信号データを貯
蔵させる。そして、このような貯蔵部１０のロウレベル
の同期信号データと、上記グラフィックプロセッサＧＰ
のロウレベルの状態の同期信号が上記排他的ＯＲゲート
ＥＸ−ＯＲ１，ＥＸ−ＯＲ２で組合われるので、上記排
他的ＯＲゲートＥＸ−ＯＲ１，ＥＸ−ＯＲ２はロウレベ
ルの陰極性の垂直、水平同期信号Ｖ−ＳＹＮＣ、Ｈ−Ｓ
ＹＮＣを出力するようになる。
Ｘ−ＯＲ１，ＥＸ−ＯＲ２で陽極性で出力される垂直・
水平同期信号Ｖ−ＳＹＮＣ、Ｈ−ＳＹＮＣの極性を陰極
性で変わりたい場合には、上述した過程と同一に上記Ｒ
ＯＭバイアス又はシステムファームウェアのプログラム
を制御し上記グラフィックプロセッサＧＰがロウレベル
の同期信号データを出力させる一方、アドレス信号又は
上記グラフィックプロセッサＧＰの光信号で上記貯蔵部
１０のＤフリップフロップＦＦ１，ＦＦ２をインエブー
ルさせた後、上記ロウレベル状態の同期信号データを貯
蔵させる。そして、このような貯蔵部１０のロウレベル
の同期信号データと、上記グラフィックプロセッサＧＰ
のロウレベルの状態の同期信号が上記排他的ＯＲゲート
ＥＸ−ＯＲ１，ＥＸ−ＯＲ２で組合われるので、上記排
他的ＯＲゲートＥＸ−ＯＲ１，ＥＸ−ＯＲ２はロウレベ
ルの陰極性の垂直、水平同期信号Ｖ−ＳＹＮＣ、Ｈ−Ｓ
ＹＮＣを出力するようになる。
【００１１】
【発明の効果】このようにこの発明は貯蔵部に貯蔵され
る同期信号データを使用者の必要によってその極性を変
換されることができるようにする一方、上記貯蔵部に貯
蔵された同期信号データをグラフィックプロセッサで出
力される定められ極性の同期信号と組合部で組合わせる
ことによって使用者が願う極性を持つ同期信号を出力さ
せることができ、ビデオカードの使用者は陰極性又は陽
極性の同期信号を使用するどんなモニタにも同期信号の
極性に関係なくビデオカードを使用することのできる効
果がある。
る同期信号データを使用者の必要によってその極性を変
換されることができるようにする一方、上記貯蔵部に貯
蔵された同期信号データをグラフィックプロセッサで出
力される定められ極性の同期信号と組合部で組合わせる
ことによって使用者が願う極性を持つ同期信号を出力さ
せることができ、ビデオカードの使用者は陰極性又は陽
極性の同期信号を使用するどんなモニタにも同期信号の
極性に関係なくビデオカードを使用することのできる効
果がある。
【図１】従来のビデオカード同期信号発生回路図。
【図２】この発明によるビデオカードの同期信号極性変
換回路図。
換回路図。
１０ 貯蔵部 １０ 第１組合部 ３０ 第２組合部 １００ データ出
力回路 ２００ 駆動制御回路 ３００ 同期信号
出力回路 ＧＰ グラフィックプロセッサ ＢＦ バッファ ＤＥ デコーダ ＦＦ１，ＦＦ２
Ｄフリップフロップ ＥＸ−ＯＲ１〜ＥＸ−ＯＲ４ 排他的ＯＲゲート
力回路 ２００ 駆動制御回路 ３００ 同期信号
出力回路 ＧＰ グラフィックプロセッサ ＢＦ バッファ ＤＥ デコーダ ＦＦ１，ＦＦ２
Ｄフリップフロップ ＥＸ−ＯＲ１〜ＥＸ−ＯＲ４ 排他的ＯＲゲート
Claims (7)
- 【請求項１】 グラフィックデータ、同期信号データ、
及び同期信号を出力するグラフィックプロセッサＧＰ及
び上記グラフィックプロセッサのグラフィックデータ及
び同期信号データ出力を整形して出力するバッファＢＦ
を包含するデータ出力回路１００と、 上記グラフィックプロセッサＧＰに連結され、上記グラ
フィックプロセッサＧＰの光信号又は貯蔵部アドレス信
号によってインエブール信号を出力する駆動制御回路２
００と、 上記グラフィックプロセッサＧＰ、バッファＢＦ及び駆
動制御回路２００に連結され、上記駆動制御回路２００
のインエブール信号によって駆動し、上記グラフィック
プロセッサＧＰの同期信号を上記バッファＢＦで印加し
た信号に組合って同期信号で出力する同期信号出力回路
３００とから構成されることを特徴とするビデオカード
の同期信号極性変換回路。 - 【請求項２】 上記同期信号出力回路３００は、上記駆
動制御回路２００及び上記バッファに連結され、上記駆
動回路２００のインエブール信号によって駆動し、上記
バッファＢＦの同期信号データを貯蔵する貯蔵部１０
と、 上記貯蔵部１０及びグラフィックプロセッサＧＳＰに連
結され、上記貯蔵部１０の同期信号データを上記グラフ
ィックプロセッサＧＳＰで出力する同期信号と組合う同
期信号第１組合部２０とから構成された請求項１記載の
ビデオカードの同期信号極性変換回路。 - 【請求項３】 上記駆動制御回路２００は、入力される
アドレス信号をデコーディングするデコーダ部ＤＥと、
上記デコーダＤＥ及び上記グラフィックプロセッサＧＳ
Ｐに連結され、上記デコーダＤＥの出力を上記グラフィ
ックプロセッサＧＳＰの光信号に組合う第２組合部３０
とから構成された請求項１記載のビデオカードの同期信
号極性変換回路。 - 【請求項４】 上記貯蔵部１０は、上記駆動制御回路２
００及びバッファＢＦに連結され、上記駆動制御回路２
００のインエブール信号によって駆動し、上記バッファ
ＢＦで印加される同期信号データを貯蔵するＤフリップ
フロップＦＦ１，ＦＦ２で構成された請求項２記載のビ
デオカードの同期信号極性変換回路。 - 【請求項５】 上記第１組合部２０は、上記Ｄフリップ
フロップＦＦ１及び上記グラフィックプロセッサＧＰに
連結され、上記ＤフリップフロップＦＦの出力を上記グ
ラフィックプロセッサＧＰの水平同期信号に組合う排他
的ＯＲゲートＥＸ−ＯＲ１と、上記Ｄフリップフロップ
ＦＦ２及び上記グラフィックプロセッサＧＰに連結さ
れ、上記ＤフリップフロップＦＦ２の出力を上記グラフ
ィックプロセッサＧＰの垂直同期信号に組合う排他的Ｏ
ＲゲートＥＸ−ＯＲ２とから構成された請求項２記載の
ビデオカードの同期信号極性変換回路。 - 【請求項６】 上記第２組合部３０は、上記デコーダＤ
Ｅ及び上記グラフィックプロセッサＧＰに連結され、上
記デコーダＤＥの出力を上記グラフィックプロセッサＧ
Ｐの光信号に組合うＯＲゲートＯＲ１で構成された請求
項３記載のビデオカードの同期信号極性変換回路。 - 【請求項７】 上記第２組合部３０は、上記ＯＲゲート
ＯＲ１をアンドゲートで代置して構成する請求項６記載
のビデオカードの同期信号極性変換回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019900013947A KR930001466B1 (ko) | 1990-09-04 | 1990-09-04 | 비데오 카드의 동기신호 극성 변환회로 |
| KR1990-13947 | 1990-09-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191644A true JPH07191644A (ja) | 1995-07-28 |
Family
ID=19303226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2415546A Pending JPH07191644A (ja) | 1990-09-04 | 1990-12-28 | ビデオカードの同期信号極性変換回路 |
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| US (1) | US5159327A (ja) |
| JP (1) | JPH07191644A (ja) |
| KR (1) | KR930001466B1 (ja) |
| AU (1) | AU628701B2 (ja) |
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- 1990-09-04 KR KR1019900013947A patent/KR930001466B1/ko not_active IP Right Cessation
- 1990-12-28 AU AU68569/90A patent/AU628701B2/en not_active Ceased
- 1990-12-28 US US07/635,469 patent/US5159327A/en not_active Expired - Lifetime
- 1990-12-28 JP JP2415546A patent/JPH07191644A/ja active Pending
-
1991
- 1991-01-10 GB GB9100486A patent/GB2247813B/en not_active Expired - Fee Related
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| Publication number | Publication date |
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| GB9100486D0 (en) | 1991-02-20 |
| KR930001466B1 (ko) | 1993-02-27 |
| GB2247813B (en) | 1994-06-08 |
| US5159327A (en) | 1992-10-27 |
| AU628701B2 (en) | 1992-09-17 |
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| AU6856990A (en) | 1992-03-12 |
| GB2247813A (en) | 1992-03-11 |
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