JPH07183770A - プログラマブル論理装置の「積和項」出力の「和」を実現するための論理ゲート、およびプログラマブルアレイ論理装置 - Google Patents
プログラマブル論理装置の「積和項」出力の「和」を実現するための論理ゲート、およびプログラマブルアレイ論理装置Info
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- JPH07183770A JPH07183770A JP6212315A JP21231594A JPH07183770A JP H07183770 A JPH07183770 A JP H07183770A JP 6212315 A JP6212315 A JP 6212315A JP 21231594 A JP21231594 A JP 21231594A JP H07183770 A JPH07183770 A JP H07183770A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【目的】 プログラマブル論理装置（ＰＬＤ）において
「積和項」の「和」を実現するためのゼロパワーワイド
ＯＲゲート５００を提供する。 【構成】 このワイドＯＲゲートはセンスアンプからの
「積項」入力が加えられるごとに１つずつ加えられる入
力トランジスタ５０２を含む。さらに、使用電力を制限
するために、スリープモードの間、電源をオンになった
センスアンプから分離する回路を含む。動作速度を増す
ために、センスアンプがすべてオフになると内部回路を
迅速にプルアップするために強い電流源５０４を用い、
オンになるときより簡単に電源に打ち勝つように弱い電
流源５０６を用いる。速度をさらに増すために、センス
アンプのすべてがオフになるときのために出力インバー
タのプルダウンしきい値をシフトし、センスアンプがオ
ンに遷移するときにはしきい値を戻すようにシフトする
しきい値シフトトランジスタ５１４を含む。
「積和項」の「和」を実現するためのゼロパワーワイド
ＯＲゲート５００を提供する。 【構成】 このワイドＯＲゲートはセンスアンプからの
「積項」入力が加えられるごとに１つずつ加えられる入
力トランジスタ５０２を含む。さらに、使用電力を制限
するために、スリープモードの間、電源をオンになった
センスアンプから分離する回路を含む。動作速度を増す
ために、センスアンプがすべてオフになると内部回路を
迅速にプルアップするために強い電流源５０４を用い、
オンになるときより簡単に電源に打ち勝つように弱い電
流源５０６を用いる。速度をさらに増すために、センス
アンプのすべてがオフになるときのために出力インバー
タのプルダウンしきい値をシフトし、センスアンプがオ
ンに遷移するときにはしきい値を戻すようにシフトする
しきい値シフトトランジスタ５１４を含む。
Description
【０００１】
【発明の背景】この発明は、プログラマブル論理装置
（ＰＬＤ）において「積和項」の「和」を実現するのに
使用されるワイドすなわち多入力ＯＲゲートに関する。
より特定的には、この発明は、電力消費を低減するスリ
ープモード信号に応答し、かつスリープモードからの回
復時間を短縮することを可能にする回路を有する、ゼロ
パワーワイドＯＲゲートのための回路に関する。
（ＰＬＤ）において「積和項」の「和」を実現するのに
使用されるワイドすなわち多入力ＯＲゲートに関する。
より特定的には、この発明は、電力消費を低減するスリ
ープモード信号に応答し、かつスリープモードからの回
復時間を短縮することを可能にする回路を有する、ゼロ
パワーワイドＯＲゲートのための回路に関する。
【０００２】
【関連技術の説明】ワイドＯＲゲートを利用する先行技術のＰＬＤ 図１は「積和項」出力を生成するための「和」を実現す
るのに多入力ＯＲゲートを用いるタイプのＰＬＤであ
る、典型的な先行技術のプログラマブルアレイ論理（Ｐ
ＡＬ）装置のアレイ構造を示す。
るのに多入力ＯＲゲートを用いるタイプのＰＬＤであ
る、典型的な先行技術のプログラマブルアレイ論理（Ｐ
ＡＬ）装置のアレイ構造を示す。
【０００３】図１のＰＡＬは６つの入力Ｉ0-5 および４
つの出力Ｏ0-3 を有する。入力Ｉ0- 5 の各々は、真の出
力１０４および補数出力１０６を有し、これらは複数の
プログラマブルアレイセル１０８のプログラマブルアレ
イセル１１０等のプログラマブルアレイセルに接続され
る行を形成する。セル１１０等のアレイセルは、ＡＮＤ
アレイ１００内のＡＮＤゲートに接続されるようにも接
続を絶たれるようにもプログラムされ得る。ＡＮＤアレ
イ１００内のＡＮＤゲートに接続されるようにプログラ
ムされるアレイセルのグループは、「積和項」出力の
「積項」を形成する。ＡＮＤアレイ１００にＯＲアレイ
１０２が続く。ＯＲアレイ１０２におけるＯＲゲートの
各々は、ＡＮＤアレイ１００における１つ以上のＡＮＤ
ゲートに接続されて、「積和項」出力の「和」を与え
る。
つの出力Ｏ0-3 を有する。入力Ｉ0- 5 の各々は、真の出
力１０４および補数出力１０６を有し、これらは複数の
プログラマブルアレイセル１０８のプログラマブルアレ
イセル１１０等のプログラマブルアレイセルに接続され
る行を形成する。セル１１０等のアレイセルは、ＡＮＤ
アレイ１００内のＡＮＤゲートに接続されるようにも接
続を絶たれるようにもプログラムされ得る。ＡＮＤアレ
イ１００内のＡＮＤゲートに接続されるようにプログラ
ムされるアレイセルのグループは、「積和項」出力の
「積項」を形成する。ＡＮＤアレイ１００にＯＲアレイ
１０２が続く。ＯＲアレイ１０２におけるＯＲゲートの
各々は、ＡＮＤアレイ１００における１つ以上のＡＮＤ
ゲートに接続されて、「積和項」出力の「和」を与え
る。
【０００４】ＯＲアレイ１０２におけるＯＲゲートはＡ
ＮＤアレイ１００におけるいくつかのＡＮＤゲートに固
定されて接続されるように示されているが、ＰＡＬの回
路構成の中には、ＯＲアレイ１０２内の各ＯＲゲートが
ＡＮＤアレイ１００内のいかなるＡＮＤゲート出力にも
プログラム可能に接続されることを可能にするものもあ
る。ＯＲアレイ１０２内のＯＲゲートの出力は、レジス
タを有するようにも組合わせ型であるようにもプログラ
ム可能である出力論理マクロセル１１４に接続されても
よい。出力論理マクロセル１１４を含む、図１に示され
るものと類似した回路は、アドバンスト・マイクロ・デ
ィバイシズ・インコーポレイテッド（Advanced Micro D
evices, Inc.）が製造する装置である、ＡｍＰＡＬＣＥ
２２Ｖ１０で用いられる。
ＮＤアレイ１００におけるいくつかのＡＮＤゲートに固
定されて接続されるように示されているが、ＰＡＬの回
路構成の中には、ＯＲアレイ１０２内の各ＯＲゲートが
ＡＮＤアレイ１００内のいかなるＡＮＤゲート出力にも
プログラム可能に接続されることを可能にするものもあ
る。ＯＲアレイ１０２内のＯＲゲートの出力は、レジス
タを有するようにも組合わせ型であるようにもプログラ
ム可能である出力論理マクロセル１１４に接続されても
よい。出力論理マクロセル１１４を含む、図１に示され
るものと類似した回路は、アドバンスト・マイクロ・デ
ィバイシズ・インコーポレイテッド（Advanced Micro D
evices, Inc.）が製造する装置である、ＡｍＰＡＬＣＥ
２２Ｖ１０で用いられる。
【０００５】ＯＲゲートアレイ１０２におけるＯＲゲー
トに十分な電圧が高速で確実に与えられるように、製造
業者はＡＮＤアレイ１１０におけるＡＮＤゲートを実現
するのにセンスアンプを用いている。センスアンプは積
項からの小さな電圧を、ＯＲゲートを駆動するためによ
り大きい十分な幅を有する電圧に高速で変換する。ＰＡ
Ｌ装置の「積和項」の「積項」部分を生成するためにＡ
ＮＤゲートを実現するのに用いられるセンスアンプの回
路は、「カスコードを備えたゼロパワーセンスアンプの
ラッチング」（Latching Zero-power Sense Amplifier
With Cascode）と題される、同時係属中の米国出願連続
番号第 号に示され、ここに引用によって援用され
る。
トに十分な電圧が高速で確実に与えられるように、製造
業者はＡＮＤアレイ１１０におけるＡＮＤゲートを実現
するのにセンスアンプを用いている。センスアンプは積
項からの小さな電圧を、ＯＲゲートを駆動するためによ
り大きい十分な幅を有する電圧に高速で変換する。ＰＡ
Ｌ装置の「積和項」の「積項」部分を生成するためにＡ
ＮＤゲートを実現するのに用いられるセンスアンプの回
路は、「カスコードを備えたゼロパワーセンスアンプの
ラッチング」（Latching Zero-power Sense Amplifier
With Cascode）と題される、同時係属中の米国出願連続
番号第 号に示され、ここに引用によって援用され
る。
【０００６】先行技術のワイドＯＲゲート 図２（Ａ）は、先行技術のＣＭＯＳワイドＯＲゲート２
００の回路を示す。ワイドＯＲゲート２００はいくつか
の入力ＮＯＲゲート２０２を含み、ＮＯＲゲート２０２
内の各ＮＯＲゲートは、入力信号ＳＡ１−ＳＡ１６から
２つの信号を受取る。入力信号ＳＡ１−ＳＡ１６は、図
１に関して上述したようにＡＮＤゲートを実現するため
に用いられるセンスアンプによって与えられる。ＮＯＲ
ゲート２０２の出力はＮＡＮＤゲート２０４の入力に対
で与えられる。ＮＡＮＤゲート２０４の出力は、ＮＯＲ
ゲート２０６に入力として与えられる。ＮＯＲゲート２
０６の出力は，ＮＡＮＤゲート２０８に入力として与え
られる。ＮＯＲゲート２０２、ＮＡＮＤゲート２０４、
ＮＯＲゲート２０６、およびＮＡＮＤゲート２０８をカ
スケードすると、２分木が形成され、そのためＮＡＮＤ
ゲート２０８がワイドＯＲゲート２００のＯＲ出力を与
えることができる。ＮＡＮＤゲート２０８の出力にはイ
ンバータ２１０がさらに接続され、ワイドＯＲゲート２
００のＮＯＲ出力を与える。
００の回路を示す。ワイドＯＲゲート２００はいくつか
の入力ＮＯＲゲート２０２を含み、ＮＯＲゲート２０２
内の各ＮＯＲゲートは、入力信号ＳＡ１−ＳＡ１６から
２つの信号を受取る。入力信号ＳＡ１−ＳＡ１６は、図
１に関して上述したようにＡＮＤゲートを実現するため
に用いられるセンスアンプによって与えられる。ＮＯＲ
ゲート２０２の出力はＮＡＮＤゲート２０４の入力に対
で与えられる。ＮＡＮＤゲート２０４の出力は、ＮＯＲ
ゲート２０６に入力として与えられる。ＮＯＲゲート２
０６の出力は，ＮＡＮＤゲート２０８に入力として与え
られる。ＮＯＲゲート２０２、ＮＡＮＤゲート２０４、
ＮＯＲゲート２０６、およびＮＡＮＤゲート２０８をカ
スケードすると、２分木が形成され、そのためＮＡＮＤ
ゲート２０８がワイドＯＲゲート２００のＯＲ出力を与
えることができる。ＮＡＮＤゲート２０８の出力にはイ
ンバータ２１０がさらに接続され、ワイドＯＲゲート２
００のＮＯＲ出力を与える。
【０００７】ＮＯＲゲート２０２および２０６の個々の
ＮＯＲゲートの回路は、図２（Ｂ）に示される。図２
（Ｂ）のＮＯＲゲートは、２つのｐチャネルトランジス
タ２２０および２２２、および２つのｎチャネルトラン
ジスタ２２４および２２６を含む。トランジスタ２２０
および２２２等のトランジスタに付された円はｐチャネ
ルトランジスタを示し、一方、円がないものはｎチャネ
ルトランジスタを示す。ｐチャネルトランジスタ２２０
のドレインはＶDDに接続され、そのソースはｐチャネル
トランジスタ２２２のドレインに接続される。ｐチャネ
ルトランジスタ２２２のソースは、ｎチャネルトランジ
スタ２２４および２２６のドレインに接続され、ＮＯＲ
ゲート出力を与える。トランジスタ２２４および２２６
のソースは、ＶSSに接続される。ＮＯＲゲートの２つの
入力は、それぞれｐチャネルトランジスタ２２０および
２２２のうちの１つと、ｎチャネルトランジスタ２２４
および２２６のうちの１つとに結合される。
ＮＯＲゲートの回路は、図２（Ｂ）に示される。図２
（Ｂ）のＮＯＲゲートは、２つのｐチャネルトランジス
タ２２０および２２２、および２つのｎチャネルトラン
ジスタ２２４および２２６を含む。トランジスタ２２０
および２２２等のトランジスタに付された円はｐチャネ
ルトランジスタを示し、一方、円がないものはｎチャネ
ルトランジスタを示す。ｐチャネルトランジスタ２２０
のドレインはＶDDに接続され、そのソースはｐチャネル
トランジスタ２２２のドレインに接続される。ｐチャネ
ルトランジスタ２２２のソースは、ｎチャネルトランジ
スタ２２４および２２６のドレインに接続され、ＮＯＲ
ゲート出力を与える。トランジスタ２２４および２２６
のソースは、ＶSSに接続される。ＮＯＲゲートの２つの
入力は、それぞれｐチャネルトランジスタ２２０および
２２２のうちの１つと、ｎチャネルトランジスタ２２４
および２２６のうちの１つとに結合される。
【０００８】ＮＡＮＤゲート２０４および２０８の個々
のＮＡＮＤゲートの回路は、図２（Ｃ）に示される。図
２（Ｃ）のＮＡＮＤゲートは、２つのｐチャネルトラン
ジスタ２３０および２３２と、２つのｎチャネルトラン
ジスタ２３４および２３６とを含む。ｐチャネルトラン
ジスタ２３０および２３２のドレインは、ＶDDに結合さ
れ、それらのソースはともに結合され、さらにｎチャネ
ルトランジスタ２３４のドレインに結合されて、ＮＡＮ
Ｄゲート出力を形成する。ｎチャネルトランジスタ２３
４のソースは、ｎチャネルトランジスタ２３６のドレイ
ンに結合され、トランジスタ２３６のソースはＶSSに結
合される。ＮＡＮＤゲートの２つの入力は、それぞれ、
ｐチャネルトランジスタ２３０および２３２のうちの１
つと、ｎチャネルトランジスタ２３４および２３６のう
ちの１つとに結合される。
のＮＡＮＤゲートの回路は、図２（Ｃ）に示される。図
２（Ｃ）のＮＡＮＤゲートは、２つのｐチャネルトラン
ジスタ２３０および２３２と、２つのｎチャネルトラン
ジスタ２３４および２３６とを含む。ｐチャネルトラン
ジスタ２３０および２３２のドレインは、ＶDDに結合さ
れ、それらのソースはともに結合され、さらにｎチャネ
ルトランジスタ２３４のドレインに結合されて、ＮＡＮ
Ｄゲート出力を形成する。ｎチャネルトランジスタ２３
４のソースは、ｎチャネルトランジスタ２３６のドレイ
ンに結合され、トランジスタ２３６のソースはＶSSに結
合される。ＮＡＮＤゲートの２つの入力は、それぞれ、
ｐチャネルトランジスタ２３０および２３２のうちの１
つと、ｎチャネルトランジスタ２３４および２３６のう
ちの１つとに結合される。
【０００９】図２（Ａ）の回路は、比較的狭いＮＯＲゲ
ートを実現するには理想的である。しかしながら、図２
（Ａ）のワイドＯＲゲート２００には欠点がある。第１
に、ワイドＯＲゲート２００は、トランジスタの数が比
較的多いので、入力が９以上の場合にはあまり適してい
ない。２入力ゲートの各々は４つのトランジスタからな
り、そのため、２分木で用いられるカスケードのために
最終的には各入力が概ね４つのトランジスタを加えるこ
とになる。第２に、ワイドＯＲゲート２００には、他の
回路と比較して速度の面で欠点がある。
ートを実現するには理想的である。しかしながら、図２
（Ａ）のワイドＯＲゲート２００には欠点がある。第１
に、ワイドＯＲゲート２００は、トランジスタの数が比
較的多いので、入力が９以上の場合にはあまり適してい
ない。２入力ゲートの各々は４つのトランジスタからな
り、そのため、２分木で用いられるカスケードのために
最終的には各入力が概ね４つのトランジスタを加えるこ
とになる。第２に、ワイドＯＲゲート２００には、他の
回路と比較して速度の面で欠点がある。
【００１０】図３（Ａ）は、図２（Ａ）のワイドＯＲゲ
ート２００よりもトランジスタの数が少ない、先行技術
のＣＭＯＳ ＯＲゲート３００の回路を示す。ワイドＯ
Ｒゲート３００は入力ＮＯＲゲート３０２を含み、ＮＯ
Ｒゲート３０２のＮＯＲゲートの各々は、入力信号ＳＡ
１−ＳＡ１６のうちの４つを受取る。ＮＯＲゲート３０
２の出力は、単一のＮＡＮＤゲート３０４に与えられ
る。ＮＡＮＤゲート３０４の出力は、ワイドＯＲゲート
３００のＯＲ出力を形成する。ＮＡＮＤゲート３０４の
出力にはさらにインバータ３０６が接続されて、ワイド
ＯＲゲート３００のＮＯＲ出力となる。
ート２００よりもトランジスタの数が少ない、先行技術
のＣＭＯＳ ＯＲゲート３００の回路を示す。ワイドＯ
Ｒゲート３００は入力ＮＯＲゲート３０２を含み、ＮＯ
Ｒゲート３０２のＮＯＲゲートの各々は、入力信号ＳＡ
１−ＳＡ１６のうちの４つを受取る。ＮＯＲゲート３０
２の出力は、単一のＮＡＮＤゲート３０４に与えられ
る。ＮＡＮＤゲート３０４の出力は、ワイドＯＲゲート
３００のＯＲ出力を形成する。ＮＡＮＤゲート３０４の
出力にはさらにインバータ３０６が接続されて、ワイド
ＯＲゲート３００のＮＯＲ出力となる。
【００１１】ＮＯＲゲート３０２の個々のＮＯＲゲート
の回路は、図３（Ｂ）に示される。図３（Ｂ）のＮＯＲ
ゲートは、４つのｐチャネルトランジスタ３１１−３１
４と、４つのｎチャネルトランジスタ３２１−３２４と
を含む。ｐチャネルトランジスタ３１１−３１４は、Ｖ
DDとＮＯＲゲートの出力との間に直列に接続されたそれ
らのソースとドレインとの間に電流路を有する。ｎチャ
ネルトランジスタ３２１−３２４のドレインは、ＮＯＲ
ゲートの出力に結合され、ソースはＶSSに結合される。
ＮＯＲゲートの４つの入力の各々はそれぞれ、ｐチャネ
ルトランジスタ３１１−３１４の１つと、ｎチャネルト
ランジスタ３２１−３２４の１つとに結合される。
の回路は、図３（Ｂ）に示される。図３（Ｂ）のＮＯＲ
ゲートは、４つのｐチャネルトランジスタ３１１−３１
４と、４つのｎチャネルトランジスタ３２１−３２４と
を含む。ｐチャネルトランジスタ３１１−３１４は、Ｖ
DDとＮＯＲゲートの出力との間に直列に接続されたそれ
らのソースとドレインとの間に電流路を有する。ｎチャ
ネルトランジスタ３２１−３２４のドレインは、ＮＯＲ
ゲートの出力に結合され、ソースはＶSSに結合される。
ＮＯＲゲートの４つの入力の各々はそれぞれ、ｐチャネ
ルトランジスタ３１１−３１４の１つと、ｎチャネルト
ランジスタ３２１−３２４の１つとに結合される。
【００１２】４入力ＮＡＮＤゲート３０４の回路は、図
３（Ｃ）に示される。図３（Ｃ）のＮＡＮＤゲートは、
４つのｐチャネルトランジスタ３３１−３３４と、４つ
のｎチャネルトランジスタ３４１−３４４とを含む。ｎ
チャネルトランジスタ３４１−３４４は、ＮＡＮＤゲー
トの出力とＶSSとの間に直列に接続されたそれらのソー
スとドレインとの間に電流路を有する。ｐチャネルトラ
ンジスタ３３１−３３４のドレインはＶDDに結合され、
ソースはＮＡＮＤゲートの出力に結合される。ＮＡＮＤ
ゲートの４つの入力の各々は、それぞれ、ｐチャネルト
ランジスタ３３１−３３４の１つと、ｎチャネルトラン
ジスタ３４１−３４４の１つとに結合される。
３（Ｃ）に示される。図３（Ｃ）のＮＡＮＤゲートは、
４つのｐチャネルトランジスタ３３１−３３４と、４つ
のｎチャネルトランジスタ３４１−３４４とを含む。ｎ
チャネルトランジスタ３４１−３４４は、ＮＡＮＤゲー
トの出力とＶSSとの間に直列に接続されたそれらのソー
スとドレインとの間に電流路を有する。ｐチャネルトラ
ンジスタ３３１−３３４のドレインはＶDDに結合され、
ソースはＮＡＮＤゲートの出力に結合される。ＮＡＮＤ
ゲートの４つの入力の各々は、それぞれ、ｐチャネルト
ランジスタ３３１−３３４の１つと、ｎチャネルトラン
ジスタ３４１−３４４の１つとに結合される。
【００１３】図３（Ａ）のワイドＯＲゲート３００は、
図２（Ａ）のワイドＯＲゲート２００よりもトランジス
タの数は少ないが、図３（Ａ）のより広いＯＲゲート３
００には、図２（Ａ）のＯＲゲート２００よりも速度の
点でさらに大きな欠点がある。
図２（Ａ）のワイドＯＲゲート２００よりもトランジス
タの数は少ないが、図３（Ａ）のより広いＯＲゲート３
００には、図２（Ａ）のＯＲゲート２００よりも速度の
点でさらに大きな欠点がある。
【００１４】先行技術のゼロパワー素子 電池の電力を用いるノートブック型コンピュータおよび
他の装置の導入によって、これらの装置内の電子回路
は、電池をより長期にわたって長持ちさせるために、で
きるだけ少ない電力を使用することが要求される。電池
で電力を供給されない装置でも、エネルギを節約して動
作コストを削減するために、できるだけ少ない電力消費
で動作する電子回路を有することが望ましい。
他の装置の導入によって、これらの装置内の電子回路
は、電池をより長期にわたって長持ちさせるために、で
きるだけ少ない電力を使用することが要求される。電池
で電力を供給されない装置でも、エネルギを節約して動
作コストを削減するために、できるだけ少ない電力消費
で動作する電子回路を有することが望ましい。
【００１５】ノートブック型コンピュータ等の、電池で
電力を供給される装置で用いるための、ゼロパワー部品
と呼ばれる特殊な電子部品が製造業者らによって開発さ
れた。ゼロパワー部品は、スリープモードとも呼ばれる
低電力消費モードを有し、ある時間期間にわたってゼロ
パワー部品がアクセスされなかったならばこのモードに
入る。スリープモードを生成するために、スリープモー
ド信号がゼロパワー部品内の回路によって発生され、あ
る時間期間にわたって入力信号が受取られなかったなら
ば真の状態で伝送されて、ゼロパワー部品の内部構成要
素をオフにする。ゼロパワー部品への別の入力信号が受
取られれば、スリープモード信号は補数の状態で伝送さ
れて、ゼロパワー部品の内部構成要素をスリープモード
からパワーアップする、または立上がらせる。
電力を供給される装置で用いるための、ゼロパワー部品
と呼ばれる特殊な電子部品が製造業者らによって開発さ
れた。ゼロパワー部品は、スリープモードとも呼ばれる
低電力消費モードを有し、ある時間期間にわたってゼロ
パワー部品がアクセスされなかったならばこのモードに
入る。スリープモードを生成するために、スリープモー
ド信号がゼロパワー部品内の回路によって発生され、あ
る時間期間にわたって入力信号が受取られなかったなら
ば真の状態で伝送されて、ゼロパワー部品の内部構成要
素をオフにする。ゼロパワー部品への別の入力信号が受
取られれば、スリープモード信号は補数の状態で伝送さ
れて、ゼロパワー部品の内部構成要素をスリープモード
からパワーアップする、または立上がらせる。
【００１６】上述のＡｍＰＡＬＣＥ２２Ｖ１０に関して
は、ゼロパワーバージョンであるＡｍＰＡＬＣＥ２２Ｖ
１０Ｚ−２５もまた、アドバンスト・マイクロ・ディバ
イシズ・インコーポレイテッドから入手可能である。Ａ
ｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５はスリープモードから
パワーアップするのに時間を要するので、ゼロパワーで
ないバージョンよりも低速で動作する。
は、ゼロパワーバージョンであるＡｍＰＡＬＣＥ２２Ｖ
１０Ｚ−２５もまた、アドバンスト・マイクロ・ディバ
イシズ・インコーポレイテッドから入手可能である。Ａ
ｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５はスリープモードから
パワーアップするのに時間を要するので、ゼロパワーで
ないバージョンよりも低速で動作する。
【００１７】ゼロパワー素子で用いられる先行技術のワ
イドＯＲゲート ＡｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５においてＡＮＤゲー
トを実現するのに用いられるゼロパワーセンスアンプの
設計のために、使用されるワイドＯＲゲートは両立する
ように特殊に設計される。ＡｍＰＡＬＣＥ２２Ｖ１０Ｚ
−２５のゼロパワーセンスアンプの出力はスリープモー
ドの間、電力を節約するようにロウ状態におかれる。ゼ
ロパワー構成要素をスリープモードからパワーアップさ
せる入力遷移が検出されると、ゼロパワーセンスアンプ
は、必要であればハイ状態に戻るための回復時間期間を
必要とする。
イドＯＲゲート ＡｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５においてＡＮＤゲー
トを実現するのに用いられるゼロパワーセンスアンプの
設計のために、使用されるワイドＯＲゲートは両立する
ように特殊に設計される。ＡｍＰＡＬＣＥ２２Ｖ１０Ｚ
−２５のゼロパワーセンスアンプの出力はスリープモー
ドの間、電力を節約するようにロウ状態におかれる。ゼ
ロパワー構成要素をスリープモードからパワーアップさ
せる入力遷移が検出されると、ゼロパワーセンスアンプ
は、必要であればハイ状態に戻るための回復時間期間を
必要とする。
【００１８】スリープモードの間、ゼロパワーセンスア
ンプはロウ状態に進むので、図２（Ａ）および図３
（Ａ）のＯＲゲートとは異なり、ＡｍＰＡＬＣＥ２２Ｖ
１０Ｚ−２５のＯＲゲートは、スリープモードの間にそ
の出力を以前のウェイクモードの状態にラッチしてＯＲ
ゲート出力が影響されないようにするための回路を含
む。さらに、センスアンプがパワーアップするための時
間遅延のために、ＡｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５の
ＯＲゲートは、誤った信号を出力するのを避けるよう
に、センスアンプが回復してしまうまでパワーアップを
遅延する回路を含む。
ンプはロウ状態に進むので、図２（Ａ）および図３
（Ａ）のＯＲゲートとは異なり、ＡｍＰＡＬＣＥ２２Ｖ
１０Ｚ−２５のＯＲゲートは、スリープモードの間にそ
の出力を以前のウェイクモードの状態にラッチしてＯＲ
ゲート出力が影響されないようにするための回路を含
む。さらに、センスアンプがパワーアップするための時
間遅延のために、ＡｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５の
ＯＲゲートは、誤った信号を出力するのを避けるよう
に、センスアンプが回復してしまうまでパワーアップを
遅延する回路を含む。
【００１９】ＡｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５で使用
されるゼロパワーワイドＯＲゲート４００は、図４に示
される。センスアンプ入力を受取るために、ワイドＯＲ
ゲート４００は、そのゲートでセンスアンプからの入力
信号ＳＡ１−ＳＡｎを受取るｎチャネルトランジスタ４
０２1 −４０２n を含む。トランジスタ４０２1 −４０
２n のソースはＶSSに結合され、そのドレインはノード
４０１で電流源トランジスタ４０４に結合される。
されるゼロパワーワイドＯＲゲート４００は、図４に示
される。センスアンプ入力を受取るために、ワイドＯＲ
ゲート４００は、そのゲートでセンスアンプからの入力
信号ＳＡ１−ＳＡｎを受取るｎチャネルトランジスタ４
０２1 −４０２n を含む。トランジスタ４０２1 −４０
２n のソースはＶSSに結合され、そのドレインはノード
４０１で電流源トランジスタ４０４に結合される。
【００２０】スリープモードの間にＯＲゲートの以前の
状態をラッチするために、ＯＲゲート４００はさらに、
インバータ４０６および４０８によって形成されるラッ
チを含む。インバータ４０６と４０８との間の接続は４
１１と符号を付される。ラッチ４０６、４０８はノード
４１１で、トランジスタ４１０のソースとドレインとの
間で形成される電流路を介してノード４０１に接続され
る。１対のトランジスタ４１２および４１４は、ノード
４１１とインバータ４０８との間で並列に接続される電
流路を有する。トランジスタ４１０および４１４のゲー
トはラインＰＨＩに結合され、トランジスタ４１２はラ
インＰＨＩＢに結合される。ラインＰＨＩは、スリープ
モードをロウ状態で示すスリープモード信号を伝送し、
一方ラインＰＨＩＢは、スリープモードをハイ状態で示
すスリープモード信号を伝送する。
状態をラッチするために、ＯＲゲート４００はさらに、
インバータ４０６および４０８によって形成されるラッ
チを含む。インバータ４０６と４０８との間の接続は４
１１と符号を付される。ラッチ４０６、４０８はノード
４１１で、トランジスタ４１０のソースとドレインとの
間で形成される電流路を介してノード４０１に接続され
る。１対のトランジスタ４１２および４１４は、ノード
４１１とインバータ４０８との間で並列に接続される電
流路を有する。トランジスタ４１０および４１４のゲー
トはラインＰＨＩに結合され、トランジスタ４１２はラ
インＰＨＩＢに結合される。ラインＰＨＩは、スリープ
モードをロウ状態で示すスリープモード信号を伝送し、
一方ラインＰＨＩＢは、スリープモードをハイ状態で示
すスリープモード信号を伝送する。
【００２１】ワイドＯＲゲート４００のＯＲ出力を与え
るために、インバータ４１６がノード４１１に接続さ
れ、その出力としてワイドＯＲゲート４００のＯＲ出力
を与える。さらに、ノード４１１へのさらなる接続がワ
イドＯＲゲート４００のＮＯＲ出力を与える。
るために、インバータ４１６がノード４１１に接続さ
れ、その出力としてワイドＯＲゲート４００のＯＲ出力
を与える。さらに、ノード４１１へのさらなる接続がワ
イドＯＲゲート４００のＮＯＲ出力を与える。
【００２２】動作において、まず、スリープモード信号
が、ＰＨＩがハイでありかつＰＨＩＢがロウであるアウ
ェイク状態を示し、どのセンスアンプの出力もハイでは
ない、第１の状態にあると仮定する。どのセンスアンプ
もハイでないので、トランジスタ４０２1 −４０２n の
どれも導通せず、電流源トランジスタ４０４はノード４
０１をハイに引く。ＰＨＩがハイなので、トランジスタ
４１０はさらに導通して、ノード４１１をハイにする。
が、ＰＨＩがハイでありかつＰＨＩＢがロウであるアウ
ェイク状態を示し、どのセンスアンプの出力もハイでは
ない、第１の状態にあると仮定する。どのセンスアンプ
もハイでないので、トランジスタ４０２1 −４０２n の
どれも導通せず、電流源トランジスタ４０４はノード４
０１をハイに引く。ＰＨＩがハイなので、トランジスタ
４１０はさらに導通して、ノード４１１をハイにする。
【００２３】ノード４１１がハイなので、ＮＯＲ出力は
ハイになり、インバータ４１６を介したＯＲ出力はロウ
になる。ＰＨＩがハイであり、かつＰＨＩＢがロウなの
で、トランジスタ４１２および４１４はオフとなり、イ
ンバータ４０８の出力を分離する。ノード４１１がハイ
なので、インバータ４０６の出力はロウになり、一方イ
ンバータ４０８の出力はハイになる。
ハイになり、インバータ４１６を介したＯＲ出力はロウ
になる。ＰＨＩがハイであり、かつＰＨＩＢがロウなの
で、トランジスタ４１２および４１４はオフとなり、イ
ンバータ４０８の出力を分離する。ノード４１１がハイ
なので、インバータ４０６の出力はロウになり、一方イ
ンバータ４０８の出力はハイになる。
【００２４】センスアンプの出力ＳＡ１−ＳＡｎのいず
れかがハイになると、その関連のトランジスタ４０２1
−４０２n は導通し、トランジスタ４０４からの電流に
打ち勝って、ノード４０１をロウに引く。ＰＨＩがまだ
ハイなので、トランジスタ４１０は導通して、ノード４
１１をロウに引き、さらにＮＯＲ出力をハイに、かつＯ
Ｒ出力をロウに引く。ＰＨＩＢがロウのままなので、ト
ランジスタ４１２および４１４はオフのままであり、イ
ンバータ４０８の出力を分離する。ノード４１１がロウ
なので、インバータ４０６の出力はハイになり、一方イ
ンバータ４０８の出力はロウになる。
れかがハイになると、その関連のトランジスタ４０２1
−４０２n は導通し、トランジスタ４０４からの電流に
打ち勝って、ノード４０１をロウに引く。ＰＨＩがまだ
ハイなので、トランジスタ４１０は導通して、ノード４
１１をロウに引き、さらにＮＯＲ出力をハイに、かつＯ
Ｒ出力をロウに引く。ＰＨＩＢがロウのままなので、ト
ランジスタ４１２および４１４はオフのままであり、イ
ンバータ４０８の出力を分離する。ノード４１１がロウ
なので、インバータ４０６の出力はハイになり、一方イ
ンバータ４０８の出力はロウになる。
【００２５】次に、スリープモード信号が、ＰＨＩがロ
ウでありかつＰＨＩＢがハイであるスリープ状態を示
し、どのセンスアンプ出力もハイではない状態にあると
仮定する。ＰＨＩがロウであり、かつＰＨＩＢがハイな
ので、トランジスタ４１２および４１４はオンであり、
トランジスタ４１０はオフであり、インバータ４０８の
出力をノード４１１に接続し、ノード４０１を分離し
て、そのためインバータ４０６および４０８は、ＮＯＲ
出力をスリープモード以前のその最後の状態にラッチす
るのを可能にする。ＯＲ出力も同様にスリープモード前
の状態を保持する。
ウでありかつＰＨＩＢがハイであるスリープ状態を示
し、どのセンスアンプ出力もハイではない状態にあると
仮定する。ＰＨＩがロウであり、かつＰＨＩＢがハイな
ので、トランジスタ４１２および４１４はオンであり、
トランジスタ４１０はオフであり、インバータ４０８の
出力をノード４１１に接続し、ノード４０１を分離し
て、そのためインバータ４０６および４０８は、ＮＯＲ
出力をスリープモード以前のその最後の状態にラッチす
るのを可能にする。ＯＲ出力も同様にスリープモード前
の状態を保持する。
【００２６】センスアンプ出力ＳＡ１−ＳＡｎのすべて
がスリープモードの間はセンスアンプ内の電力を節約す
るためにロウになるので、トランジスタ４０２1 −４０
２nのすべてはオフになって、トランジスタ４０４はノ
ード４０１をハイに引くことができる。ノード４０１は
したがって、それ以前のウェイクモードの間の状態にか
かわらず、スリープモードにおいては常にハイである。
スリープモード前にはハイ状態にあったセンスアンプが
次のウェイクモードの間にパワーアップし、かつロウ状
態からハイ状態に戻るのに必要な時間遅延のために、ワ
イドＯＲゲート４００は短期間、誤った出力を生成しか
ねない。ＯＲゲート４００が誤った出力を生成するのを
防ぐために、センスアンプがスリープモードから回復し
てしまうまでＮＯＲゲートへのＰＨＩおよびＰＨＩＢを
遅延するために回路（図示せず）が設けられる。
がスリープモードの間はセンスアンプ内の電力を節約す
るためにロウになるので、トランジスタ４０２1 −４０
２nのすべてはオフになって、トランジスタ４０４はノ
ード４０１をハイに引くことができる。ノード４０１は
したがって、それ以前のウェイクモードの間の状態にか
かわらず、スリープモードにおいては常にハイである。
スリープモード前にはハイ状態にあったセンスアンプが
次のウェイクモードの間にパワーアップし、かつロウ状
態からハイ状態に戻るのに必要な時間遅延のために、ワ
イドＯＲゲート４００は短期間、誤った出力を生成しか
ねない。ＯＲゲート４００が誤った出力を生成するのを
防ぐために、センスアンプがスリープモードから回復し
てしまうまでＮＯＲゲートへのＰＨＩおよびＰＨＩＢを
遅延するために回路（図示せず）が設けられる。
【００２７】上述のように、その以前の状態をラッチし
ないＡｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５のセンスアンプ
と両立させるために、ワイドＯＲゲート４００はスリー
プモードの間にその出力をラッチし、センスアンプがス
リープモードから回復するまでパワーアップを遅延させ
るための回路（図示せず）を含む。さらに、ワイドＯＲ
ゲート４００はそのデータ経路の一部をラッチするの
で、ＯＲゲート４００がスリープモードから回復するの
を可能にするさらなる時間遅延が設けられる。しかしな
がら、同時に、ワイドＯＲゲート４００の設計は、典型
的には、速度面の利点を提供し、センスアンプ入力を１
つ加えるのに、追加する必要のあるトランジスタは１つ
だけなので、図２（Ａ）および図３（Ａ）のＯＲゲート
の双方よりもシリコンチップ上で必要とする面積が小さ
い。
ないＡｍＰＡＬＣＥ２２Ｖ１０Ｚ−２５のセンスアンプ
と両立させるために、ワイドＯＲゲート４００はスリー
プモードの間にその出力をラッチし、センスアンプがス
リープモードから回復するまでパワーアップを遅延させ
るための回路（図示せず）を含む。さらに、ワイドＯＲ
ゲート４００はそのデータ経路の一部をラッチするの
で、ＯＲゲート４００がスリープモードから回復するの
を可能にするさらなる時間遅延が設けられる。しかしな
がら、同時に、ワイドＯＲゲート４００の設計は、典型
的には、速度面の利点を提供し、センスアンプ入力を１
つ加えるのに、追加する必要のあるトランジスタは１つ
だけなので、図２（Ａ）および図３（Ａ）のＯＲゲート
の双方よりもシリコンチップ上で必要とする面積が小さ
い。
【００２８】しかしながら、ＡｍＰＡＬＣＥ２２Ｖ１０
Ｚ−２５で使用されるセンスアンプとは異なり、より最
近のセンスアンプは、無視できる程度の電力を消費しな
がら、スリープモードにおいてその以前の状態をラッチ
するように設計される。このようなゼロパワーセンスア
ンプは、「カスコードを備えたゼロパワーセンスアンプ
のラッチング」（Latching Zero-power Sense Amplifie
r With Cascode）と題される、同時係属中の米国出願連
続番号第 号に開示され、先に引用によって援用し
た。
Ｚ−２５で使用されるセンスアンプとは異なり、より最
近のセンスアンプは、無視できる程度の電力を消費しな
がら、スリープモードにおいてその以前の状態をラッチ
するように設計される。このようなゼロパワーセンスア
ンプは、「カスコードを備えたゼロパワーセンスアンプ
のラッチング」（Latching Zero-power Sense Amplifie
r With Cascode）と題される、同時係属中の米国出願連
続番号第 号に開示され、先に引用によって援用し
た。
【００２９】
【発明の概要】この発明は、その以前の状態をラッチす
る、より最近のセンスアンプとともに用いるように設計
されるワイドＯＲゲートを提供する。
る、より最近のセンスアンプとともに用いるように設計
されるワイドＯＲゲートを提供する。
【００３０】この発明はさらに、図２（Ａ）、図３
（Ａ）、および図４に示される先行技術のワイドＯＲゲ
ートよりも速い動作速度を提供する回路を備えたワイド
ＯＲゲートを提供する。
（Ａ）、および図４に示される先行技術のワイドＯＲゲ
ートよりも速い動作速度を提供する回路を備えたワイド
ＯＲゲートを提供する。
【００３１】この発明はさらに、図２（Ａ）および図３
（Ａ）のＯＲゲートと比較して、センスアンプ入力を１
つ加えるのに必要とするシリコンチップ上の面積が小さ
いワイドＯＲゲートを提供する。
（Ａ）のＯＲゲートと比較して、センスアンプ入力を１
つ加えるのに必要とするシリコンチップ上の面積が小さ
いワイドＯＲゲートを提供する。
【００３２】この発明はさらに、図２（Ａ）および図３
（Ａ）に見られるようなＣＭＯＳ論理を用いないが、ス
リープモードの間は電力を消費しないＯＲゲートを提供
する。
（Ａ）に見られるようなＣＭＯＳ論理を用いないが、ス
リープモードの間は電力を消費しないＯＲゲートを提供
する。
【００３３】本発明のワイドＯＲゲートは、複数の入力
トランジスタを含み、各入力トランジスタのゲートは複
数のセンスアンプ入力からセンスアンプ入力を１つ受取
るように接続され、複数の入力トランジスタの各々のソ
ースおよびドレインは、電流供給ノードとＶSSとの間に
結合され、電流供給ノードは論理ゲート出力に結合され
る。本発明のワイドＯＲゲートはさらに、スリープモー
ド信号が非活性であるときには電流源を電流供給ノード
に結合し、かつスリープモード信号が活性であるときに
は電流源を電流供給ノードから分離する電流源結合手段
を含む。
トランジスタを含み、各入力トランジスタのゲートは複
数のセンスアンプ入力からセンスアンプ入力を１つ受取
るように接続され、複数の入力トランジスタの各々のソ
ースおよびドレインは、電流供給ノードとＶSSとの間に
結合され、電流供給ノードは論理ゲート出力に結合され
る。本発明のワイドＯＲゲートはさらに、スリープモー
ド信号が非活性であるときには電流源を電流供給ノード
に結合し、かつスリープモード信号が活性であるときに
は電流源を電流供給ノードから分離する電流源結合手段
を含む。
【００３４】図４のワイドＯＲゲートと同様、センスア
ンプ入力接続を１つ加えるのに単一の入力トランジスタ
が加えられるので、本発明は、図２（Ａ）および図３
（Ａ）のワイドＯＲゲートほどシリコンの面積を必要と
しない。さらに、本発明は図２（Ａ）および図３（Ａ）
の回路よりも動作が速い。
ンプ入力接続を１つ加えるのに単一の入力トランジスタ
が加えられるので、本発明は、図２（Ａ）および図３
（Ａ）のワイドＯＲゲートほどシリコンの面積を必要と
しない。さらに、本発明は図２（Ａ）および図３（Ａ）
の回路よりも動作が速い。
【００３５】図４の構成では、その以前の状態をラッチ
するセンスアンプに接続されると、センスアンプがオン
であれば、スリープモードでも電力を消費するが、それ
とは異なり、本発明ではスリープモードの間は電流を分
離する電流源結合手段のために、万一センスアンプがオ
ンであっても、スリープモードでは限られた電力しか消
費しない。
するセンスアンプに接続されると、センスアンプがオン
であれば、スリープモードでも電力を消費するが、それ
とは異なり、本発明ではスリープモードの間は電流を分
離する電流源結合手段のために、万一センスアンプがオ
ンであっても、スリープモードでは限られた電力しか消
費しない。
【００３６】本発明のワイドＯＲゲートの電流源はさら
に、弱い電流源と強い電流源とを含み、電流源結合手段
はさらに、（ａ）電流供給ノードがハイの値を有すると
きには、弱い電流源を電流供給ノードに結合し、かつ強
い電流源を電流供給ノードから分離し、（ｂ）電流供給
ノードがローの値を有するときには、強い電流源を電流
供給ノードに結合し、かつ弱い電流源を電流供給ノード
から分離する。
に、弱い電流源と強い電流源とを含み、電流源結合手段
はさらに、（ａ）電流供給ノードがハイの値を有すると
きには、弱い電流源を電流供給ノードに結合し、かつ強
い電流源を電流供給ノードから分離し、（ｂ）電流供給
ノードがローの値を有するときには、強い電流源を電流
供給ノードに結合し、かつ弱い電流源を電流供給ノード
から分離する。
【００３７】電流供給ノードのロウからハイへの遷移の
際に弱い電流源を与えることによって、オンになるセン
スアンプは、強い電流供給源からの電流にセンスアンプ
が打ち勝たなくてはならない場合よりもはるかに速く電
流供給ノードを遷移させ、図４の回路と比較して、本発
明のワイドＯＲゲートの全体的な速度を高める。同様
に、電流供給ノードのロウからハイへの遷移の際に強い
電流源を与えることによって、より迅速な遷移のために
電流が利用可能であり、本発明の全体的な速度をさらに
高める。
際に弱い電流源を与えることによって、オンになるセン
スアンプは、強い電流供給源からの電流にセンスアンプ
が打ち勝たなくてはならない場合よりもはるかに速く電
流供給ノードを遷移させ、図４の回路と比較して、本発
明のワイドＯＲゲートの全体的な速度を高める。同様
に、電流供給ノードのロウからハイへの遷移の際に強い
電流源を与えることによって、より迅速な遷移のために
電流が利用可能であり、本発明の全体的な速度をさらに
高める。
【００３８】本発明はさらに、そのインバータ入力が電
流供給ノードに結合され、インバータ出力が論理ゲート
出力ノードに結合されるインバータと、電流供給ノード
のロウからハイへの遷移の間の短い時間、インバータ出
力をＶSSに結合するためのしきい値シフトトランジスタ
とを含む。
流供給ノードに結合され、インバータ出力が論理ゲート
出力ノードに結合されるインバータと、電流供給ノード
のロウからハイへの遷移の間の短い時間、インバータ出
力をＶSSに結合するためのしきい値シフトトランジスタ
とを含む。
【００３９】インバータは大きなプルアップトランジス
タおよび小さなプルダウントランジスタを有するので、
ロウからハイへの遷移の間、大きなプルアップトランジ
スタは、しきい値シフトトランジスタと組合わせること
でインバータの小さなプルダウントランジスタでもより
簡単に打ち勝つことができる。このようなしきい値シフ
トトランジスタを用いることで、本発明の全体的な速度
はさらに高められる。
タおよび小さなプルダウントランジスタを有するので、
ロウからハイへの遷移の間、大きなプルアップトランジ
スタは、しきい値シフトトランジスタと組合わせること
でインバータの小さなプルダウントランジスタでもより
簡単に打ち勝つことができる。このようなしきい値シフ
トトランジスタを用いることで、本発明の全体的な速度
はさらに高められる。
【００４０】本発明のさらなる詳細は、添付の図面を参
照して説明する。
照して説明する。
【００４１】
【詳細な説明】図５は、本発明のゼロパワーワイドＯＲ
ゲート５００を示す。センスアンプ入力を受取るため
に、図４のワイドＯＲゲートと同様に、ワイドＯＲゲー
ト５００はｎチャネルトランジスタ５０２1 −５０２n
を含み、これらはそのゲートでセンスアンプからの入力
信号ＳＡ１−ＳＡｎを受取る。トランジスタ５０２1 −
５０２n のソースはＶSSに結合され、ドレインは電流供
給ノード５０１に結合される。
ゲート５００を示す。センスアンプ入力を受取るため
に、図４のワイドＯＲゲートと同様に、ワイドＯＲゲー
ト５００はｎチャネルトランジスタ５０２1 −５０２n
を含み、これらはそのゲートでセンスアンプからの入力
信号ＳＡ１−ＳＡｎを受取る。トランジスタ５０２1 −
５０２n のソースはＶSSに結合され、ドレインは電流供
給ノード５０１に結合される。
【００４２】電流供給ノード５０１に電流を与えるため
に、ワイドＯＲゲート５００は、強い電流源ｐチャネル
トランジスタ５０４と弱い電流源ｐチャネルトランジス
タ５０６とを含む。強い電流源トランジスタ５０４のド
レインは、ＶDDに接続され、ゲートは電圧基準ＶＮＯＲ
ＥＦに接続される。弱い電流源トランジスタ５０６のソ
ースは、ＶDDに接続され、ドレインは電流供給ノード５
０１に接続される。電流結合ｐチャネルトランジスタ５
０８は、ソースを強い電流源トランジスタ５０４のドレ
インに接続し、かつドレインを電流供給ノード５０１に
接続させることによって、強い電流源トランジスタ５０
６を電流供給ノード５０１に結合する。
に、ワイドＯＲゲート５００は、強い電流源ｐチャネル
トランジスタ５０４と弱い電流源ｐチャネルトランジス
タ５０６とを含む。強い電流源トランジスタ５０４のド
レインは、ＶDDに接続され、ゲートは電圧基準ＶＮＯＲ
ＥＦに接続される。弱い電流源トランジスタ５０６のソ
ースは、ＶDDに接続され、ドレインは電流供給ノード５
０１に接続される。電流結合ｐチャネルトランジスタ５
０８は、ソースを強い電流源トランジスタ５０４のドレ
インに接続し、かつドレインを電流供給ノード５０１に
接続させることによって、強い電流源トランジスタ５０
６を電流供給ノード５０１に結合する。
【００４３】強いおよび弱い電流源トランジスタ５０４
および５０６の電流供給ノード５０１への結合を制御す
るために、ワイドＯＲゲート５００の出力ノード５１１
からフィードバックが与えられる。インバータ５１２は
電流供給ノード５０１をワイドＯＲゲート出力ノード５
１１に結合する。フィードバックはワイドＯＲゲート出
力ノード５１１を、弱い電流源トランジスタ５０６のゲ
ートと２入力ＮＡＮＤゲート５１０の第１の入力とに結
合する。ＮＡＮＤゲート５１０の第２の入力はラインＰ
ＨＩに接続される。ラインＰＨＩは、ロウ状態でスリー
プモードを示すスリープモード信号を伝送する。ＮＡＮ
Ｄゲート５１０の出力は、電流結合トランジスタ５０８
のゲートに接続される。
および５０６の電流供給ノード５０１への結合を制御す
るために、ワイドＯＲゲート５００の出力ノード５１１
からフィードバックが与えられる。インバータ５１２は
電流供給ノード５０１をワイドＯＲゲート出力ノード５
１１に結合する。フィードバックはワイドＯＲゲート出
力ノード５１１を、弱い電流源トランジスタ５０６のゲ
ートと２入力ＮＡＮＤゲート５１０の第１の入力とに結
合する。ＮＡＮＤゲート５１０の第２の入力はラインＰ
ＨＩに接続される。ラインＰＨＩは、ロウ状態でスリー
プモードを示すスリープモード信号を伝送する。ＮＡＮ
Ｄゲート５１０の出力は、電流結合トランジスタ５０８
のゲートに接続される。
【００４４】電流供給ノード５０１のロウからハイへの
遷移の間に、より簡単にインバータ５１２の入力しきい
値に打ち勝つために、ワイドＯＲゲート５００にさらな
る回路が設けられる。インバータ５１２は、大きなプル
アップｐチャネルトランジスタおよび小さなプルダウン
ｎチャネルトランジスタを有するＣＭＯＳ論理を含む。
電流供給ノード５０１のロウからハイへの遷移の間にイ
ンバータ５１２のしきい値を下げるために、しきい値シ
フトｎチャネルトランジスタ５１４が設けられ、そのゲ
ートは電流供給ノード５０１に接続され、かつドレイン
はワイドＯＲゲート出力ノード５１１に接続される。し
きい値結合ｎチャネルトランジスタ５２０のドレイン
は、トランジスタ５１４のソースに結合され、ソースは
ＶSSに接続される。２つの直列インバータ５１６および
５１８の入力はワイドＯＲゲート出力ノード５１１に接
続され、出力はトランジスタ５２０のゲートに接続され
て、電流供給ノード５０１のロウからハイへの遷移の際
のみにノード５１１を迅速にプルダウンするための時間
遅延を与える。
遷移の間に、より簡単にインバータ５１２の入力しきい
値に打ち勝つために、ワイドＯＲゲート５００にさらな
る回路が設けられる。インバータ５１２は、大きなプル
アップｐチャネルトランジスタおよび小さなプルダウン
ｎチャネルトランジスタを有するＣＭＯＳ論理を含む。
電流供給ノード５０１のロウからハイへの遷移の間にイ
ンバータ５１２のしきい値を下げるために、しきい値シ
フトｎチャネルトランジスタ５１４が設けられ、そのゲ
ートは電流供給ノード５０１に接続され、かつドレイン
はワイドＯＲゲート出力ノード５１１に接続される。し
きい値結合ｎチャネルトランジスタ５２０のドレイン
は、トランジスタ５１４のソースに結合され、ソースは
ＶSSに接続される。２つの直列インバータ５１６および
５１８の入力はワイドＯＲゲート出力ノード５１１に接
続され、出力はトランジスタ５２０のゲートに接続され
て、電流供給ノード５０１のロウからハイへの遷移の際
のみにノード５１１を迅速にプルダウンするための時間
遅延を与える。
【００４５】ワイドＯＲゲート５００のＯＲ出力は、ワ
イドＯＲゲート出力ノード５１１から直接供給される。
ワイドＯＲゲート５００のＮＯＲ出力は、直列トランジ
スタ５１６および５１８の間の接続によって与えられ
る。
イドＯＲゲート出力ノード５１１から直接供給される。
ワイドＯＲゲート５００のＮＯＲ出力は、直列トランジ
スタ５１６および５１８の間の接続によって与えられ
る。
【００４６】ワイドＯＲゲート５００はスリープモード
の間にその以前の状態をラッチしないので、ワイドＯＲ
ゲート５００は、その以前の状態をラッチするセンスア
ンプとともに使用するように意図される。
の間にその以前の状態をラッチしないので、ワイドＯＲ
ゲート５００は、その以前の状態をラッチするセンスア
ンプとともに使用するように意図される。
【００４７】ワイドＯＲゲート５００の動作は以下のよ
うに説明される。１．ウェイク状態、センスアンプの１つがハイ 動作において、まず、ＰＨＩがハイであってスリープモ
ード信号がアウェイク状態を示し、センスアンプの１つ
がオンであって、そのそれぞれの出力ＳＡ１−ＳＡｎが
ハイになる第１の状態を仮定する。
うに説明される。１．ウェイク状態、センスアンプの１つがハイ 動作において、まず、ＰＨＩがハイであってスリープモ
ード信号がアウェイク状態を示し、センスアンプの１つ
がオンであって、そのそれぞれの出力ＳＡ１−ＳＡｎが
ハイになる第１の状態を仮定する。
【００４８】センスアンプ出力ＳＡ１−ＳＡｎがハイな
ので、その関連の入力トランジスタ５０２1 −５０２n
は導通し、ノード５０１をロウに引く。インバータ５１
２はノード５１１をハイに引き、したがってワイドＯＲ
ゲート５００のＯＲ出力をハイに引く。ノード５１１が
ハイなので、弱い電流源トランジスタ５０６はオフにな
り、インバータ５１６の動作によって、ワイドＯＲゲー
ト５００のＮＯＲ出力はロウになる。ＮＯＲ出力がロウ
なので、インバータ５１８の動作によってしきい値結合
トランジスタ５２０がオンになり、しきい値シフトトラ
ンジスタ５１４を可能化する。しきい値シフトトランジ
スタ５１４はここではインバータ５１２とともに、ノー
ド５０１の後のロウからハイへの遷移のために、ノード
５０１に関してインバータ５１２の実効的な入力遷移し
きい値を下げるように動作する。ＰＨＩおよびノード５
１１の双方がハイなので、ＮＡＮＤゲート５１０の出力
はロウになり、電流結合トランジスタ５０８をオンにす
る。ＶＮＯＲＥＦは、強い電流源トランジスタ５０４に
よって供給される電流が、オンであるトランジスタ５０
２1 −５０２n の入力トランジスタに打ち勝つことがで
きないように、したがって電流供給ノード５０１がロウ
のままであるように設定される。すべてのセンスアンプ
がオフになるときにノード５０１のロウからハイへの後
の遷移を速めるように、強い電流源トランジスタ５０４
によって電流が供給される。
ので、その関連の入力トランジスタ５０２1 −５０２n
は導通し、ノード５０１をロウに引く。インバータ５１
２はノード５１１をハイに引き、したがってワイドＯＲ
ゲート５００のＯＲ出力をハイに引く。ノード５１１が
ハイなので、弱い電流源トランジスタ５０６はオフにな
り、インバータ５１６の動作によって、ワイドＯＲゲー
ト５００のＮＯＲ出力はロウになる。ＮＯＲ出力がロウ
なので、インバータ５１８の動作によってしきい値結合
トランジスタ５２０がオンになり、しきい値シフトトラ
ンジスタ５１４を可能化する。しきい値シフトトランジ
スタ５１４はここではインバータ５１２とともに、ノー
ド５０１の後のロウからハイへの遷移のために、ノード
５０１に関してインバータ５１２の実効的な入力遷移し
きい値を下げるように動作する。ＰＨＩおよびノード５
１１の双方がハイなので、ＮＡＮＤゲート５１０の出力
はロウになり、電流結合トランジスタ５０８をオンにす
る。ＶＮＯＲＥＦは、強い電流源トランジスタ５０４に
よって供給される電流が、オンであるトランジスタ５０
２1 −５０２n の入力トランジスタに打ち勝つことがで
きないように、したがって電流供給ノード５０１がロウ
のままであるように設定される。すべてのセンスアンプ
がオフになるときにノード５０１のロウからハイへの後
の遷移を速めるように、強い電流源トランジスタ５０４
によって電流が供給される。
【００４９】２．スリープモードへの遷移、センスアン
プの１つがハイ 次に、ＰＨＩがロウに切換わってスリープモードへの遷
移が行なわれ、１つまたはそれ以上のセンスアンプがオ
ンのままである第２の状態に入ると仮定する。
プの１つがハイ 次に、ＰＨＩがロウに切換わってスリープモードへの遷
移が行なわれ、１つまたはそれ以上のセンスアンプがオ
ンのままである第２の状態に入ると仮定する。
【００５０】ＰＨＩがロウになるので、ＮＡＮＤゲート
５１０の出力はハイになり、電流結合トランジスタ５０
８をオフにする。弱い電流結合トランジスタ５０６がオ
フのままなので、ノード５０１はロウのままであり、す
べての電流の流れが止まる。ノード５０１がロウのまま
なので、ワイドＯＲゲート５００のＯＲおよびＮＯＲ出
力はその以前の状態を保持する。
５１０の出力はハイになり、電流結合トランジスタ５０
８をオフにする。弱い電流結合トランジスタ５０６がオ
フのままなので、ノード５０１はロウのままであり、す
べての電流の流れが止まる。ノード５０１がロウのまま
なので、ワイドＯＲゲート５００のＯＲおよびＮＯＲ出
力はその以前の状態を保持する。
【００５１】３．ウェイクモードへの遷移、センスアン
プの１つがハイ 次に、ＰＨＩがハイに戻り、第１のアウェイク状態への
遷移が行なわれ、１つまたはそれ以上のセンスアンプが
オンのままである状態を仮定する。
プの１つがハイ 次に、ＰＨＩがハイに戻り、第１のアウェイク状態への
遷移が行なわれ、１つまたはそれ以上のセンスアンプが
オンのままである状態を仮定する。
【００５２】１つまたはそれ以上のセンスアンプがハイ
のままであり、ＰＨＩがハイに戻るので、ＮＡＮＤゲー
ト５１０はロウになり、電流結合トランジスタ５０８が
再びオンとなって、電流供給ノード５０１に電流を供給
する。センスアンプがオンなので、その対応するトラン
ジスタ５０２1 −５０２n は強い電流源５０４に打ち勝
ち、ノード５０１はロウのままである。ノード５０１が
ロウのままなので、ワイドＯＲゲート５００のＯＲおよ
びＮＯＲ出力はそれらの以前の状態を保持し、上述した
第１の状態を維持する。
のままであり、ＰＨＩがハイに戻るので、ＮＡＮＤゲー
ト５１０はロウになり、電流結合トランジスタ５０８が
再びオンとなって、電流供給ノード５０１に電流を供給
する。センスアンプがオンなので、その対応するトラン
ジスタ５０２1 −５０２n は強い電流源５０４に打ち勝
ち、ノード５０１はロウのままである。ノード５０１が
ロウのままなので、ワイドＯＲゲート５００のＯＲおよ
びＮＯＲ出力はそれらの以前の状態を保持し、上述した
第１の状態を維持する。
【００５３】４．ウェイクモード、どのセンスアンプも
ハイでない状態への遷移 次に、ＰＨＩがハイのままでウェイクモードが維持さ
れ、一方センスアンプのすべてがオフとなって、出力Ｓ
Ａ１−ＳＡｎのすべてをロウにし、すべてのトランジス
タ５０２1 −５０２n をオフにする、第３の状態に入る
と仮定する。
ハイでない状態への遷移 次に、ＰＨＩがハイのままでウェイクモードが維持さ
れ、一方センスアンプのすべてがオフとなって、出力Ｓ
Ａ１−ＳＡｎのすべてをロウにし、すべてのトランジス
タ５０２1 −５０２n をオフにする、第３の状態に入る
と仮定する。
【００５４】ＮＡＮＤゲート５１０の出力がロウであ
り、トランジスタ５０２1 −５０２nのすべてがオフに
なるので、電流結合トランジスタ５０８は導通し、その
ため強い電流源トランジスタ５０４は電流供給ノード５
０１をハイに引くことができる。しきい値シフトトラン
ジスタ５１４は、インバータ５１２がＯＲ出力をロウに
引く動作を速める。ＯＲ出力がロウになると、インバー
タ５１６はＮＯＲ出力をハイに引き、このことがインバ
ータ５１８を出力をロウにして、しきい値結合トランジ
スタ５２０をオフにし、それによってしきい値シフトト
ランジスタ５１４を不能化する。しきい値シフトトラン
ジスタ５１４はもはやインバータ５１２とともには動作
せず、電流供給ノード５０１の後のハイからロウへの迅
速な遷移のために所望される、より高い入力遷移しきい
値をもたらす。ＯＲ出力がロウなので弱い電流源トラン
ジスタ５０６はオンになる。ＰＨＩがハイであるか、ま
たはロウであるかにかかわらず、ＯＲ出力がロウなの
で、ＮＡＮＤゲート５１０の出力はハイになり、電流結
合トランジスタ５０８はオフとなり、強い電流源トラン
ジスタ５０４から電流供給ノード５０１を分離する。電
流供給ノード５０１は、弱い電流源トランジスタ５０６
によって引続きハイに保持される。センスアンプの１つ
がオンになるときの電流供給ノード５０１の後のハイか
らロウへの遷移を速めるために、弱い電流源トランジス
タ５０６によって電流が供給される。
り、トランジスタ５０２1 −５０２nのすべてがオフに
なるので、電流結合トランジスタ５０８は導通し、その
ため強い電流源トランジスタ５０４は電流供給ノード５
０１をハイに引くことができる。しきい値シフトトラン
ジスタ５１４は、インバータ５１２がＯＲ出力をロウに
引く動作を速める。ＯＲ出力がロウになると、インバー
タ５１６はＮＯＲ出力をハイに引き、このことがインバ
ータ５１８を出力をロウにして、しきい値結合トランジ
スタ５２０をオフにし、それによってしきい値シフトト
ランジスタ５１４を不能化する。しきい値シフトトラン
ジスタ５１４はもはやインバータ５１２とともには動作
せず、電流供給ノード５０１の後のハイからロウへの迅
速な遷移のために所望される、より高い入力遷移しきい
値をもたらす。ＯＲ出力がロウなので弱い電流源トラン
ジスタ５０６はオンになる。ＰＨＩがハイであるか、ま
たはロウであるかにかかわらず、ＯＲ出力がロウなの
で、ＮＡＮＤゲート５１０の出力はハイになり、電流結
合トランジスタ５０８はオフとなり、強い電流源トラン
ジスタ５０４から電流供給ノード５０１を分離する。電
流供給ノード５０１は、弱い電流源トランジスタ５０６
によって引続きハイに保持される。センスアンプの１つ
がオンになるときの電流供給ノード５０１の後のハイか
らロウへの遷移を速めるために、弱い電流源トランジス
タ５０６によって電流が供給される。
【００５５】５．スリープモードへの遷移、どのセンス
アンプもハイでない状態 次に、ＰＨＩがロウに切換わって、スリープモードへの
遷移が行なわれ、すべてのセンスアンプがオフのままで
ある、第４の状態に入ると仮定する。
アンプもハイでない状態 次に、ＰＨＩがロウに切換わって、スリープモードへの
遷移が行なわれ、すべてのセンスアンプがオフのままで
ある、第４の状態に入ると仮定する。
【００５６】ＰＨＩがロウになっても変化は起こらな
い。ノード５０１がハイなので、ＮＡＮＤゲート５１０
の出力はハイのままであり、電流結合トランジスタ５０
８をオフのままにする。弱い電流源トランジスタ５０６
は、引続き電流供給ノード５０１をハイに保持する。
い。ノード５０１がハイなので、ＮＡＮＤゲート５１０
の出力はハイのままであり、電流結合トランジスタ５０
８をオフのままにする。弱い電流源トランジスタ５０６
は、引続き電流供給ノード５０１をハイに保持する。
【００５７】６．ウェイクモードへの遷移、どのセンス
アンプもハイでない状態 次に、ＰＨＩが再びハイに切換わり、第３のアウェイク
状態への遷移が行なわれ、センスアンプのすべてがオフ
のままである状態を仮定する。
アンプもハイでない状態 次に、ＰＨＩが再びハイに切換わり、第３のアウェイク
状態への遷移が行なわれ、センスアンプのすべてがオフ
のままである状態を仮定する。
【００５８】ＰＨＩがハイになると、ノード５０１がハ
イのままなので、ＮＡＮＤゲート５１０の出力はハイの
ままであり、その他の変化は起こらない。
イのままなので、ＮＡＮＤゲート５１０の出力はハイの
ままであり、その他の変化は起こらない。
【００５９】７．ウェイクモード、センスアンプの１つ
がハイである状態への遷移 次に、ＰＨＩがアウェイクモードでハイのままである、
第１の状態に遷移が行なわれ、１つまたはそれ以上のセ
ンスアンプがオンに遷移する状態を仮定する。
がハイである状態への遷移 次に、ＰＨＩがアウェイクモードでハイのままである、
第１の状態に遷移が行なわれ、１つまたはそれ以上のセ
ンスアンプがオンに遷移する状態を仮定する。
【００６０】センスアンプがオンになると、関連の入力
ＳＡ１−ＳＡｎがハイになり、その関連の入力トランジ
スタ５０２1 −５０２n をオンにする。関連の入力トラ
ンジスタ５０２1 −５０２n は弱い電流源トランジスタ
５０６に打ち勝ち、電流供給ノード５０１をロウに引
く。インバータ５１２の比較的高い入力遷移しきい値
が、迅速にＯＲ出力をハイに引く。これをもって上述し
た第１の状態に戻る。
ＳＡ１−ＳＡｎがハイになり、その関連の入力トランジ
スタ５０２1 −５０２n をオンにする。関連の入力トラ
ンジスタ５０２1 −５０２n は弱い電流源トランジスタ
５０６に打ち勝ち、電流供給ノード５０１をロウに引
く。インバータ５１２の比較的高い入力遷移しきい値
が、迅速にＯＲ出力をハイに引く。これをもって上述し
た第１の状態に戻る。
【００６１】８．結論 本発明のワイドＯＲゲート５００は、先行技術のワイド
ＯＲゲートと比較していくつもの利点を提供する。ま
ず、図４のワイドＯＲゲートと同様、センスアンプ入力
接続の各々についてトランジスタ５０２1 −５０２n の
単一の入力トランジスタが加えられるので、この発明で
は図２（Ａ）および図３（Ａ）のワイドＯＲゲートほど
シリコンの面積を必要としない。さらに、図４に類似し
た回路を有することで、本発明でも同様に図２（Ａ）お
よび図３（Ａ）の回路よりも動作が速い。
ＯＲゲートと比較していくつもの利点を提供する。ま
ず、図４のワイドＯＲゲートと同様、センスアンプ入力
接続の各々についてトランジスタ５０２1 −５０２n の
単一の入力トランジスタが加えられるので、この発明で
は図２（Ａ）および図３（Ａ）のワイドＯＲゲートほど
シリコンの面積を必要としない。さらに、図４に類似し
た回路を有することで、本発明でも同様に図２（Ａ）お
よび図３（Ａ）の回路よりも動作が速い。
【００６２】ＮＡＮＤゲート５１０がスリープモードの
間は電流を分離するように構成されるので、その以前の
状態をラッチしたセンスアンプに接続されるとセンスア
ンプがオンであればスリープモードで電力を消費する図
４の構成とは異なり、センスアンプが万一オンであって
も、スリープモードでは限られた電力しか消費しない。
間は電流を分離するように構成されるので、その以前の
状態をラッチしたセンスアンプに接続されるとセンスア
ンプがオンであればスリープモードで電力を消費する図
４の構成とは異なり、センスアンプが万一オンであって
も、スリープモードでは限られた電力しか消費しない。
【００６３】電流供給ノード５０１のロウからハイへの
遷移の間に弱い電流源５０６を与えることで、オンにな
るセンスアンプは、強い電流源からの電流に打ち勝たな
くてはならない場合よりもかなり速く遷移し、したがっ
て図４の回路と比較して本発明のワイドＯＲゲートの全
体的な速度を高める。同様に、電流供給ノード５０１の
ハイからロウへの遷移の間に強い電流供給源５０６を与
えることで、より迅速な遷移のための電流が利用可能と
なり、本発明の全体的な速度をさらに高める。
遷移の間に弱い電流源５０６を与えることで、オンにな
るセンスアンプは、強い電流源からの電流に打ち勝たな
くてはならない場合よりもかなり速く遷移し、したがっ
て図４の回路と比較して本発明のワイドＯＲゲートの全
体的な速度を高める。同様に、電流供給ノード５０１の
ハイからロウへの遷移の間に強い電流供給源５０６を与
えることで、より迅速な遷移のための電流が利用可能と
なり、本発明の全体的な速度をさらに高める。
【００６４】インバータ５１２が大きなプルアップトラ
ンジスタおよび小さなプルダウントランジスタを有する
ので、ロウからハイへの遷移の間、大きなプルアップト
ランジスタは、しきい値シフトトランジスタ５１４と組
合わせることで、インバータの小さなプルダウントラン
ジスタでも容易に打ち勝つことができる。しきい値シフ
トトランジスタ５１４を用いることによって、本発明の
全体的な速度はさらに高まる。
ンジスタおよび小さなプルダウントランジスタを有する
ので、ロウからハイへの遷移の間、大きなプルアップト
ランジスタは、しきい値シフトトランジスタ５１４と組
合わせることで、インバータの小さなプルダウントラン
ジスタでも容易に打ち勝つことができる。しきい値シフ
トトランジスタ５１４を用いることによって、本発明の
全体的な速度はさらに高まる。
【００６５】この発明が特定的に説明されたが、これは
単に当業者にこの発明をいかに実現し、利用するかを教
示するためのものである。前掲の特許請求の範囲によっ
て規定される本発明の範囲内に多くの変更が含まれる。
単に当業者にこの発明をいかに実現し、利用するかを教
示するためのものである。前掲の特許請求の範囲によっ
て規定される本発明の範囲内に多くの変更が含まれる。
【図１】「積和項」出力を生成するために「和」を実現
するのにワイドＯＲゲートを用いる典型的な先行技術の
ＰＡＬ装置のアレイ構造を示す図である。
するのにワイドＯＲゲートを用いる典型的な先行技術の
ＰＡＬ装置のアレイ構造を示す図である。
【図２】（Ａ）は先行技術のＣＭＯＳワイドＯＲゲート
の回路を示し、（Ｂ）は、（Ａ）の回路で用いられるＮ
ＯＲゲートの回路を示し、（Ｃ）は、（Ａ）の回路で用
いられるＮＡＮＤゲートの回路を示す図である。
の回路を示し、（Ｂ）は、（Ａ）の回路で用いられるＮ
ＯＲゲートの回路を示し、（Ｃ）は、（Ａ）の回路で用
いられるＮＡＮＤゲートの回路を示す図である。
【図３】図２（Ａ）のワイドＯＲゲートよりもトランジ
スタの数が少ない、先行技術のＣＭＯＳワイドＯＲゲー
ト３００の回路を示す図であり、（Ｂ）は（Ａ）の回路
で用いられるＮＯＲゲートの回路を示し、（Ｃ）は
（Ａ）の回路で用いられるＮＡＮＤゲートの回路を示す
図である。
スタの数が少ない、先行技術のＣＭＯＳワイドＯＲゲー
ト３００の回路を示す図であり、（Ｂ）は（Ａ）の回路
で用いられるＮＯＲゲートの回路を示し、（Ｃ）は
（Ａ）の回路で用いられるＮＡＮＤゲートの回路を示す
図である。
【図４】スリープモードの間は出力がロウ状態に移行す
るセンスアンプとともに利用されるゼロパワーワイドＯ
Ｒゲートを示す図である。
るセンスアンプとともに利用されるゼロパワーワイドＯ
Ｒゲートを示す図である。
【図５】本発明のゼロパワーワイドＯＲゲートを示す図
である。
である。
５００ ワイドＯＲゲート ５０１ 電流供給ノード ５０２ 入力トランジスタ ５０８ 電流結合トランジスタ ５１１ ワイドＯＲ出力ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブラッドレー・エイ・シャープ−ガイスラ ー アメリカ合衆国、95120 カリフォルニア 州、サン・ホーゼイ、ドット・コート、 1416
Claims (10)
- 【請求項１】 プログラマブル論理装置の「積和項」出
力の「和」を実現するための論理ゲートであって、前記
論理ゲートは複数のセンスアンプ入力と、活性であると
きに低い電力が用いられるべきであることを示すスリー
プモード信号とを受取り、前記論理ゲートは論理ゲート
出力ノードで出力信号を与え、前記論理ゲートは複数の
入力トランジスタを含み、各入力トランジスタは前記複
数のセンスアンプ入力から１つのセンスアンプ入力を受
取るように接続されるゲートを有し、前記複数の入力ト
ランジスタの各々は、電流供給ノードと第１の電位との
間に結合されるソースおよびドレインを有し、前記電流
供給ノードは前記論理ゲート出力ノードに結合され、さ
らに電流供給源と、 前記スリープモード信号が非活性のときに前記電流供給
ノードに前記電流源を結合し、かつ前記スリープモード
が活性であるときに前記電流供給ノードから前記電流源
を分離するための電流源結合手段とを含む、論理ゲー
ト。 - 【請求項２】 前記電流源が、 弱い電流源と、 強い電流源とを含み、 前記電流源結合手段がさらに、 （ａ） 前記電流供給ノードがハイの値を有するときに
は前記弱い電流源を前記電流供給ノードに結合し、かつ
前記強い電流源を前記電流供給ノードから分離し、 （ｂ） 前記電流供給ノードがロウの値を有するときに
は、前記強い電流源を前記電流供給ノードに結合し、か
つ前記弱い電流源を前記電流供給ノードから分離する、
請求項１に記載の論理ゲート。 - 【請求項３】 前記電流供給ノードに結合されるインバ
ータ入力と、前記論理ゲート出力ノードに結合されるイ
ンバータ出力とを有するインバータと、 前記電流供給ノードのロウからハイへの遷移の間の予め
定められた時間にわたって、前記インバータ出力を前記
第１の電位に結合するためのインバータしきい値シフト
手段とをさらに含む、請求項１に記載の論理ゲート。 - 【請求項４】 プログラマブル論理装置の「積和項」出
力の「和」を実現するための論理ゲートであって、前記
論理ゲートは複数のセンスアンプ入力を受取り、かつ論
理ゲート出力ノードにおいて出力信号を与え、前記論理
ゲートは複数の入力トランジスタを含み、各入力トラン
ジスタは、前記複数のセンスアンプ入力から１つのセン
スアンプ入力を受取るように接続されるゲートを有し、
前記複数の入力トランジスタの各々は、電流供給ノード
と第１の電位との間に結合されるソースおよびドレイン
を有し、前記電流供給ノードは前記論理ゲート出力ノー
ドに結合され、さらに弱い電流源と、 強い電流源と、 （ａ） 前記電流供給ノードがハイの値を有するときに
は、前記弱い電流源を前記電流供給ノードに結合し、か
つ前記強い電流源を前記電流供給ノードから分離し、 （ｂ） 前記電流供給ノードがロウの値を有するときに
は、前記強い電流源を前記電流供給ノードに結合し、か
つ前記弱い電流源を前記電流供給ノードから分離する、
電流源結合手段とを含む、論理ゲート。 - 【請求項５】 前記電流供給ノードに結合されるインバ
ータ入力と、前記論理ゲート出力ノードに結合されるイ
ンバータ出力とを有するインバータと、 前記電流供給ノードのロウからハイへの遷移の間の予め
定められた時間にわたって、前記インバータ出力を前記
第１の電位に結合するためのインバータしきい値シフト
手段とをさらに含む、請求項４に記載の論理ゲート。 - 【請求項６】 前記電流源結合手段が、 前記強い電流源と前記電流供給ノードとの間に結合され
るソースおよびドレインを有する電流結合トランジスタ
と、 前記スリープモード信号を受取るように結合される第１
の入力と、前記電流結合トランジスタのゲートに結合さ
れる出力とを有するＮＡＮＤゲートと、 前記電流供給ノードと、前記弱い電流源の制御ゲート
と、前記ＮＡＮＤゲートの第２の入力とに結合されるフ
ィードバックラインとを含む、請求項５に記載の論理ゲ
ート。 - 【請求項７】 プログラマブル論理装置の「積和項」出
力の「和」を実現するための論理ゲートであって、前記
論理ゲートは複数のセンスアンプ入力を受取り、かつ論
理ゲート出力ノードにおいて出力信号を与え、前記論理
ゲートは、 複数の入力トランジスタを含み、各入力トランジスタ
は、前記複数のセンスアンプ入力から１つのセンスアン
プ入力を受取るように接続されるゲートを有し、前記複
数の入力トランジスタの各々は、電流供給ノードと第１
の電位との間に結合されるソースおよびドレインを有
し、前記電流供給ノードは前記論理ゲート出力ノードに
結合され、さらに前記電流供給ノードに結合される電流
源と、 前記電流供給ノードに結合されるインバータ入力と、前
記論理ゲート出力ノードに結合されるインバータ出力と
を有するインバータと、 前記電流供給ノードのロウからハイへの遷移の間の予め
定められた時間にわたって、前記インバータ出力を前記
第１の電位に結合するためのインバータしきい値シフト
手段とを含む、論理ゲート。 - 【請求項８】 前記インバータしきい値シフト手段が、 前記電流供給ノードに結合されるゲートと、前記論理ゲ
ート出力ノードに結合されるドレインと、ソースとを有
するしきい値シフトトランジスタと、 前記論理ゲート出力ノードに結合される入力と、出力と
を有する２つの直列インバータと、 前記しきい値シフトトランジスタの前記ソースに結合さ
れるドレインと、前記２つの直列インバータの前記出力
に結合されるゲートと、前記第１の電位に結合されるソ
ースとを有するしきい値結合トランジスタとを含む、請
求項７に記載の論理ゲート。 - 【請求項９】 プログラマブル論理装置の「積和項」出
力の「和」を実現するための論理ゲートであって、前記
論理ゲートは、複数のセンスアンプ入力と、活性である
ときに低い電力が用いられるべきであることを示すスリ
ープモード信号とを受取り、前記論理ゲートは論理ゲー
ト出力ノードにおいて出力信号を与え、前記論理ゲート
は複数のｎチャネル入力トランジスタを含み、各入力ト
ランジスタは、前記複数のセンスアンプ入力から１つの
センスアンプ入力を受取るように接続されるゲートを有
し、前記複数の入力トランジスタの各々は、電流供給ノ
ードに結合されるソースと、第１の電位に結合されるド
レインとを有し、さらに電圧基準に結合されるゲート、
第２の電位に結合されるドレイン、およびソースを有す
る強い電流源ｐチャネルトランジスタと、 前記第２の電位に結合されるドレイン、前記電流供給ノ
ードに結合されるソース、およびゲートを有する弱い電
流源ｐチャネルトランジスタと、 前記強い電流源ｐチャネルトランジスタの前記ソースに
結合されるソース、および前記電流供給ノードに結合さ
れるドレインを有する電流結合ｐチャネルトランジスタ
と、 前記スリープモード信号を受取るように結合される第１
の入力、および前記電流結合トランジスタのゲートに結
合される出力を有するＮＡＮＤゲートと、 前記電流供給ノードに結合されるインバータ入力、およ
び前記論理ゲート出力ノードに結合されるインバータ出
力を有するインバータと、 前記電流供給ノード、前記弱い電流源ｐチャネルトラン
ジスタのゲート、および前記ＮＡＮＤゲートの第２の入
力に結合されるフィードバックラインと、 前記電流供給ノードに結合されるゲート、前記論理ゲー
ト出力ノードに結合されるドレイン、およびソースを有
するしきい値シフトｎチャネルトランジスタと、 論理ゲート出力ノードに結合される入力、および出力を
有する２つの直列インバータと、 前記しきい値シフトトランジスタの前記ソースに結合さ
れるドレイン、前記２つの直列インバータの前記出力に
結合されるゲート、および前記第１の電位に結合される
ソースを有するしきい値結合ｎチャネルトランジスタと
を含む、論理ゲート。 - 【請求項１０】 活性のときに低い電力が用いられるべ
きであることを示すスリープモード信号を受取るプログ
ラマブルアレイ論理装置であって、前記プログラマブル
アレイ論理装置はより少ない複数のプログラマブルアレ
イセルを含む複数のプログラマブルアレイセルを含み、
前記より少ない複数の各々は積項ラインに結合される出
力を備えたアレイセルを含み、さらに複数のセンスアン
プを含み、前記複数のセンスアンプのうちの前記センス
アンプの各々は、前記より少ない複数のプログラマブル
アレイセルの１つの所与の積項ラインに結合され、さら
に少なくとも１つの前記センスアンプからの出力を受取
るように結合される複数のＯＲゲートを含み、前記ＯＲ
ゲートの各々は、 （ａ） 複数のｎチャネル入力トランジスタを含み、各
入力トランジスタは、前記複数のセンスアンプのうちの
１つのセンスアンプからのセンスアンプ出力を受取るよ
うに接続されるゲートを有し、前記複数の入力トランジ
スタの各々は、電流供給ノードに結合されるソースと第
１の電位に結合されるドレインとを有し、さらに （ｂ） 電圧基準に結合されるゲート、第２の電位に結
合されるドレイン、およびソースを有する強い電流源ｐ
チャネルトランジスタと、 （ｃ） 前記第２の電位に結合されるドレイン、前記電
流供給ノードに結合されるソース、およびゲートを有す
る弱い電流源ｐチャネルトランジスタと、 （ｄ） 前記強い電流源ｐチャネルトランジスタの前記
ソースに結合されるソース、および前記電流供給ノード
に結合されるドレインを有する結合トランジスタと、 （ｅ） 前記スリープモード信号を受取るように結合さ
れる第１の入力、および前記電流結合トランジスタのゲ
ートに接続される出力を有するＮＡＮＤゲートと、 （ｆ） 前記電流供給ノードに結合されるインバータ入
力、および前記論理ゲート出力ノードに結合されるイン
バータ出力を有するインバータと、 （ｇ） 前記弱い電流源ｐチャネルトランジスタの前記
ゲートと前記ＮＡＮＤゲートの第２の入力とに結合され
る電流結合フィードバックと、 （ｈ） 前記電流供給ノードに結合されるゲート、前記
論理ゲート出力ノードに結合されるドレイン、およびソ
ースを有する第１のしきい値シフトｎチャネルトランジ
スタと、 （ｉ） 前記論理ゲート出力ノードに結合される入力、
および出力を有する２つの直列インバータと、 前記第１のしきい値シフトトランジスタの前記ソースに
結合されるドレインと、前記２つの直列インバータの前
記出力に結合されるゲートと、前記第１の電位に結合さ
れるソースとを有する第２のしきい値シフトｎチャネル
トランジスタとを含み、前記プログラマブルアレイ論理
装置はさらに複数の出力論理マクロセルを含み、前記出
力論理マクロセルの各々は、前記複数のＯＲゲートのう
ちの１つのＯＲゲートの前記論理ゲート出力ノードに結
合され、前記出力論理マクロセルの各々は、その出力が
レジスタを有するか組合わせ型であるかを選択するよう
にプログラム可能である、プログラマブルアレイ論理装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/118,801 US5457404A (en) | 1993-09-08 | 1993-09-08 | Zero-power OR gate |
| US118801 | 1993-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183770A true JPH07183770A (ja) | 1995-07-21 |
Family
ID=22380824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6212315A Withdrawn JPH07183770A (ja) | 1993-09-08 | 1994-09-06 | プログラマブル論理装置の「積和項」出力の「和」を実現するための論理ゲート、およびプログラマブルアレイ論理装置 |
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| Country | Link |
|---|---|
| US (1) | US5457404A (ja) |
| EP (1) | EP0642225A3 (ja) |
| JP (1) | JPH07183770A (ja) |
| KR (1) | KR950010368A (ja) |
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