JPH07170179A - Ｐｌｌロック検出装置 - Google Patents
Ｐｌｌロック検出装置Info
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- JPH07170179A JPH07170179A JP5316354A JP31635493A JPH07170179A JP H07170179 A JPH07170179 A JP H07170179A JP 5316354 A JP5316354 A JP 5316354A JP 31635493 A JP31635493 A JP 31635493A JP H07170179 A JPH07170179 A JP H07170179A
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- Japan
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- pll
- circuit
- output
- input signal
- clock
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬ回路のロック、アンロックの状態を判
別するＰＬＬロック検出装置を提供することを目的とす
る。 【構成】 基準入力信号に同期した同期クロックを発生
させるＰＬＬ回路１と、ＰＬＬ回路１へ入力される基準
入力信号に遅延を与えるための遅延装置２と、同期クロ
ックを遅延装置２で遅延された基準入力信号で打ち抜い
てロックの検出を行うための識別論理回路３と、識別論
理回路３の出力を入力とし平滑化する平滑化回路４と、
平滑化回路４の出力を入力とし所定電圧とレベル比較を
行うための比較器５とで構成される。
別するＰＬＬロック検出装置を提供することを目的とす
る。 【構成】 基準入力信号に同期した同期クロックを発生
させるＰＬＬ回路１と、ＰＬＬ回路１へ入力される基準
入力信号に遅延を与えるための遅延装置２と、同期クロ
ックを遅延装置２で遅延された基準入力信号で打ち抜い
てロックの検出を行うための識別論理回路３と、識別論
理回路３の出力を入力とし平滑化する平滑化回路４と、
平滑化回路４の出力を入力とし所定電圧とレベル比較を
行うための比較器５とで構成される。
Description
【０００１】
【産業上の利用分野】本発明は、周波数逓倍器や、情報
記録再生装置、通信装置内に用いられるＰＬＬ回路にお
いてＰＬＬのロック、アンロックを検出する装置に関す
る。
記録再生装置、通信装置内に用いられるＰＬＬ回路にお
いてＰＬＬのロック、アンロックを検出する装置に関す
る。
【０００２】
【従来の技術】近年、情報通信の分野はアナログからデ
ジタルに変わりつつあり、これにより高品位なデータ再
生、データ通信が可能となってきている。デジタル信号
を扱う場合にデータを識別するためのクロックが必要と
なるが、一般的にＰＬＬ回路を用いてクロック発生を行
っている。
ジタルに変わりつつあり、これにより高品位なデータ再
生、データ通信が可能となってきている。デジタル信号
を扱う場合にデータを識別するためのクロックが必要と
なるが、一般的にＰＬＬ回路を用いてクロック発生を行
っている。
【０００３】ＰＬＬ回路を含むデジタル信号再生回路の
一般的なブロック図を図９に示す。ディスク、もしくは
テープといった記録媒体を情報再生装置７で再生するこ
とにより得られたアナログ再生信号（ア）を波形整形器
８で２値化し（イ）、電圧制御発振器１１からの出力信
号（ウ）と共に位相比較器９に入力し、（イ）、（ウ）
を位相比較して得られる位相誤差信号（エ）をローパス
フィルタ１０に入力し、この出力（オ）を電圧制御発振
器１１の制御電圧として入力とすることによってＰＬＬ
（PHASE LOCKED LOOP）回路を構成し、再生信号（イ）
に同期した同期クロック（ウ）を発生する。ただし、こ
こでの位相比較器９は、デジタル化再生信号（イ）の入
力があったときのみ誤差信号を出力するような構成のも
のである。
一般的なブロック図を図９に示す。ディスク、もしくは
テープといった記録媒体を情報再生装置７で再生するこ
とにより得られたアナログ再生信号（ア）を波形整形器
８で２値化し（イ）、電圧制御発振器１１からの出力信
号（ウ）と共に位相比較器９に入力し、（イ）、（ウ）
を位相比較して得られる位相誤差信号（エ）をローパス
フィルタ１０に入力し、この出力（オ）を電圧制御発振
器１１の制御電圧として入力とすることによってＰＬＬ
（PHASE LOCKED LOOP）回路を構成し、再生信号（イ）
に同期した同期クロック（ウ）を発生する。ただし、こ
こでの位相比較器９は、デジタル化再生信号（イ）の入
力があったときのみ誤差信号を出力するような構成のも
のである。
【０００４】
【発明が解決しようとする課題】以上に述べたような方
法で入力データに同期したクロック生成を行い、２値化
再生信号をＰＬＬによって生成されたクロックに同期化
して、データ復調を行うが、電圧制御発振器１１から出
力されるクロックが入力データに同期していない状態で
は誤ったデータを復調することになる。ここで、電圧制
御発振器１１から出力されるクロックが入力データに同
期しているか否かを検出することはデータの信用性にか
かわるため非常に重要である。
法で入力データに同期したクロック生成を行い、２値化
再生信号をＰＬＬによって生成されたクロックに同期化
して、データ復調を行うが、電圧制御発振器１１から出
力されるクロックが入力データに同期していない状態で
は誤ったデータを復調することになる。ここで、電圧制
御発振器１１から出力されるクロックが入力データに同
期しているか否かを検出することはデータの信用性にか
かわるため非常に重要である。
【０００５】位相比較器９から出力される位相誤差信号
のパルス幅が一定時間内に収まるか否かでロックの検出
を行う方法があるが、データの転送レートが上がり、ク
ロック周波数が高くなるとパルス幅を厳密に判断するこ
とは困難になる。
のパルス幅が一定時間内に収まるか否かでロックの検出
を行う方法があるが、データの転送レートが上がり、ク
ロック周波数が高くなるとパルス幅を厳密に判断するこ
とは困難になる。
【０００６】ここで、基準入力信号もしくはＰＬＬ回路
から出力される同期クロックに遅延を与え、同期クロッ
クを遅延された基準入力信号で打ち抜くか、もしくは遅
延された同期クロックを基準入力信号で打ち抜き、これ
を平滑化し、平滑化された値を一定電圧とレベル比較を
行えばロック検出が可能である。
から出力される同期クロックに遅延を与え、同期クロッ
クを遅延された基準入力信号で打ち抜くか、もしくは遅
延された同期クロックを基準入力信号で打ち抜き、これ
を平滑化し、平滑化された値を一定電圧とレベル比較を
行えばロック検出が可能である。
【０００７】本発明はかかる点に鑑み、簡単な構成でＰ
ＬＬ回路のロック、アンロックの状態を判別するＰＬＬ
ロック検出装置を提供することを目的とする。
ＬＬ回路のロック、アンロックの状態を判別するＰＬＬ
ロック検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達するため、
本発明のＰＬＬロック検出装置は、基準入力信号に同期
した同期クロックを発生させるＰＬＬ回路と、前記ＰＬ
Ｌ回路へ入力される基準入力信号に遅延を与えるための
遅延手段と、同期クロックを前記遅延手段で遅延された
基準入力信号で打ち抜いてロックの検出を行うための識
別論理回路と、前記識別論理回路出力を入力とし積分す
る平滑化回路と、前記平滑化回路出力を入力とし所定電
圧とレベル比較を行うための比較器とを備え、前記ＰＬ
Ｌ回路のロック状態を検出する構成である。
本発明のＰＬＬロック検出装置は、基準入力信号に同期
した同期クロックを発生させるＰＬＬ回路と、前記ＰＬ
Ｌ回路へ入力される基準入力信号に遅延を与えるための
遅延手段と、同期クロックを前記遅延手段で遅延された
基準入力信号で打ち抜いてロックの検出を行うための識
別論理回路と、前記識別論理回路出力を入力とし積分す
る平滑化回路と、前記平滑化回路出力を入力とし所定電
圧とレベル比較を行うための比較器とを備え、前記ＰＬ
Ｌ回路のロック状態を検出する構成である。
【０００９】また、他の発明のＰＬＬロック検出装置
は、基準入力信号に同期した同期クロックを発生させる
ＰＬＬ回路と、前記ＰＬＬ回路から出力される同期クロ
ックに遅延を与えるための遅延手段と、前記遅延手段で
遅延された同期クロックを基準入力信号で打ち抜いてロ
ックの検出を行うための識別論理回路と、前記識別論理
回路出力を入力とし積分する平滑化回路と、前記平滑化
回路出力を入力とし所定電圧とレベル比較を行うための
比較器とを備え、前記ＰＬＬ回路のロック状態を検出す
る構成である。
は、基準入力信号に同期した同期クロックを発生させる
ＰＬＬ回路と、前記ＰＬＬ回路から出力される同期クロ
ックに遅延を与えるための遅延手段と、前記遅延手段で
遅延された同期クロックを基準入力信号で打ち抜いてロ
ックの検出を行うための識別論理回路と、前記識別論理
回路出力を入力とし積分する平滑化回路と、前記平滑化
回路出力を入力とし所定電圧とレベル比較を行うための
比較器とを備え、前記ＰＬＬ回路のロック状態を検出す
る構成である。
【００１０】
【作用】本発明は上記した構成により、ＰＬＬのロッ
ク、アンロックの状態を簡単な回路構成で検出すること
が可能となる。
ク、アンロックの状態を簡単な回路構成で検出すること
が可能となる。
【００１１】
【実施例】以下本発明のＰＬＬロック検出装置につい
て、図面を参照しながら詳細に説明する。第１の実施例
であるＰＬＬロック検出装置について図１のブロック
図、図２および図３のタイミング図を用いて説明する。
て、図面を参照しながら詳細に説明する。第１の実施例
であるＰＬＬロック検出装置について図１のブロック
図、図２および図３のタイミング図を用いて説明する。
【００１２】図１で基準入力信号（図２ａ）はＰＬＬ回
路１に入力され、基準入力信号（図２ａ）に同期した同
期クロック（図２ｃ）を発生し出力される。一方、基準
入力信号（図２ａ）は、遅延装置２で所定の遅延時間が
与えられる（図２ｂ）。そして識別論理回路３で、ＰＬ
Ｌ回路１から得られたクロック（図２ｃ）を、遅延装置
出力（図２ｂ）の立ち上がりでたたいて出力する（図２
ｅ）。ここで出力された信号を平滑化回路４で平滑化す
る（図２ｆ）。
路１に入力され、基準入力信号（図２ａ）に同期した同
期クロック（図２ｃ）を発生し出力される。一方、基準
入力信号（図２ａ）は、遅延装置２で所定の遅延時間が
与えられる（図２ｂ）。そして識別論理回路３で、ＰＬ
Ｌ回路１から得られたクロック（図２ｃ）を、遅延装置
出力（図２ｂ）の立ち上がりでたたいて出力する（図２
ｅ）。ここで出力された信号を平滑化回路４で平滑化す
る（図２ｆ）。
【００１３】ここでＰＬＬ出力クロック（図２ｃ）が遅
延された基準入力信号（図２ｂ）に位相同期している場
合には図２の様に、遅延された基準入力信号（図２ｂ）
の立ち上がりでＰＬＬ出力クロック（図２ｃ）は常にＨ
レベルとなり（図２ｅ）、平滑化回路出力（図２ｆ）も
Ｈレベルを保つ。
延された基準入力信号（図２ｂ）に位相同期している場
合には図２の様に、遅延された基準入力信号（図２ｂ）
の立ち上がりでＰＬＬ出力クロック（図２ｃ）は常にＨ
レベルとなり（図２ｅ）、平滑化回路出力（図２ｆ）も
Ｈレベルを保つ。
【００１４】また、ＰＬＬ回路出力クロック（図３ｃ）
が基準入力信号（図３ｂ）に位相同期していない場合は
図３の様に、基準入力信号（図３ａ）に対してＰＬＬ回
路出力クロック（図３ｃ）の位相が一定にならず、互い
に位相が流れた状態となる。このため遅延された基準入
力信号（図３ｂ）の立ち上がりでＰＬＬ出力クロック
（図３ｃ）をたたくとＨレベルとＬレベルがランダムに
発生することになる（図３ｅ）。
が基準入力信号（図３ｂ）に位相同期していない場合は
図３の様に、基準入力信号（図３ａ）に対してＰＬＬ回
路出力クロック（図３ｃ）の位相が一定にならず、互い
に位相が流れた状態となる。このため遅延された基準入
力信号（図３ｂ）の立ち上がりでＰＬＬ出力クロック
（図３ｃ）をたたくとＨレベルとＬレベルがランダムに
発生することになる（図３ｅ）。
【００１５】これを平滑化回路４で平滑化するとＨレベ
ルの約１／２の値となる。したがって、比較器５におい
てしきい値をＨレベルの３／４程度に定め、平滑化回路
出力（図３ｆ）がこれよりも大きければロック、逆に小
さければアンロックというように平滑化回路出力と所定
比較電圧との大小関係を知ることにより、ＰＬＬのロッ
ク検出を行うことが可能である。
ルの約１／２の値となる。したがって、比較器５におい
てしきい値をＨレベルの３／４程度に定め、平滑化回路
出力（図３ｆ）がこれよりも大きければロック、逆に小
さければアンロックというように平滑化回路出力と所定
比較電圧との大小関係を知ることにより、ＰＬＬのロッ
ク検出を行うことが可能である。
【００１６】以下、本発明の第２の実施例について、図
面を参照しながら説明する。図４は第２の実施例である
ＰＬＬロック検出装置のブロック図、図５および図６は
そのタイミング図である。
面を参照しながら説明する。図４は第２の実施例である
ＰＬＬロック検出装置のブロック図、図５および図６は
そのタイミング図である。
【００１７】図４に示すように、基準入力信号（図５
ａ）はＰＬＬ回路１に入力され、基準入力信号（図５
ａ）に同期した同期クロック（図５ｃ）が発生する。同
期クロック（図５ｃ）は、遅延装置２で所定の遅延時間
が与えられる（図５ｄ）。そして識別論理回路３で、遅
延されたＰＬＬ出力クロックを（図５ｄ）を、基準入力
信号（図５ａ）の立ち上がりでたたいて出力する（図５
ｅ）。ここで出力された信号を平滑化回路４で平滑化す
る（図５ｆ）。
ａ）はＰＬＬ回路１に入力され、基準入力信号（図５
ａ）に同期した同期クロック（図５ｃ）が発生する。同
期クロック（図５ｃ）は、遅延装置２で所定の遅延時間
が与えられる（図５ｄ）。そして識別論理回路３で、遅
延されたＰＬＬ出力クロックを（図５ｄ）を、基準入力
信号（図５ａ）の立ち上がりでたたいて出力する（図５
ｅ）。ここで出力された信号を平滑化回路４で平滑化す
る（図５ｆ）。
【００１８】ここで図５のようにＰＬＬ出力クロック
（図５ｃ）が遅延された基準入力信号（図５ｂ）に位相
同期している場合には、基準入力信号（図５ａ）の立ち
上がりで遅延されたＰＬＬ出力クロック（図５ｄ）は常
にＨレベルとなり（図５ｄ）、平滑化回路出力（図５
ｅ）もＨレベルを保つ。
（図５ｃ）が遅延された基準入力信号（図５ｂ）に位相
同期している場合には、基準入力信号（図５ａ）の立ち
上がりで遅延されたＰＬＬ出力クロック（図５ｄ）は常
にＨレベルとなり（図５ｄ）、平滑化回路出力（図５
ｅ）もＨレベルを保つ。
【００１９】また、図６のように、ＰＬＬ出力クロック
（図６ｃ）が遅延された基準入力信号（図６ａ）に位相
同期していない場合は、基準入力信号（図６ａ）に対し
てＰＬＬ出力クロック（図６ｃ）の位相が一定になら
ず、位相が流れた状態となる。このため基準入力信号
（図６ａ）の立ち上がりで遅延されたＰＬＬ出力クロッ
ク（図６ｄ）をたたくとＨレベルとＬレベルがランダム
に発生することになる（図６ｅ）。これを平滑化回路４
で平滑化するとＨレベルの約１／２の値となる。したが
って、比較器５においてしきい値をＨレベルの３／４程
度に定め、平滑化回路出力（図６ｆ）との大小関係を知
ることにより、ＰＬＬのロック検出を行うことが可能で
ある。
（図６ｃ）が遅延された基準入力信号（図６ａ）に位相
同期していない場合は、基準入力信号（図６ａ）に対し
てＰＬＬ出力クロック（図６ｃ）の位相が一定になら
ず、位相が流れた状態となる。このため基準入力信号
（図６ａ）の立ち上がりで遅延されたＰＬＬ出力クロッ
ク（図６ｄ）をたたくとＨレベルとＬレベルがランダム
に発生することになる（図６ｅ）。これを平滑化回路４
で平滑化するとＨレベルの約１／２の値となる。したが
って、比較器５においてしきい値をＨレベルの３／４程
度に定め、平滑化回路出力（図６ｆ）との大小関係を知
ることにより、ＰＬＬのロック検出を行うことが可能で
ある。
【００２０】なお、実施例１、実施例２において、基準
入力信号が光ディスク等からの再生信号を２値化したよ
うな信号を扱う場合、ＰＬＬ基準入力信号（ａ）のエッ
ジはジッタを持つ。この場合には遅延装置２により与え
る遅延時間の最適値が存在する。図２に示すようにＰＬ
Ｌ入力基準信号立ち上がりとＰＬＬ出力クロック立ち上
がりが一致するようにロックし、遅延された基準入力信
号の立ち上がりでＰＬＬ出力クロックをたたく構成をと
る場合、基準入力信号に与える遅延時間としては（４ｎ
＋１）Ｔ／４（ただしＴはＰＬＬクロック周期）が最適
となる。
入力信号が光ディスク等からの再生信号を２値化したよ
うな信号を扱う場合、ＰＬＬ基準入力信号（ａ）のエッ
ジはジッタを持つ。この場合には遅延装置２により与え
る遅延時間の最適値が存在する。図２に示すようにＰＬ
Ｌ入力基準信号立ち上がりとＰＬＬ出力クロック立ち上
がりが一致するようにロックし、遅延された基準入力信
号の立ち上がりでＰＬＬ出力クロックをたたく構成をと
る場合、基準入力信号に与える遅延時間としては（４ｎ
＋１）Ｔ／４（ただしＴはＰＬＬクロック周期）が最適
となる。
【００２１】また、図５に示すようにＰＬＬ基準入力信
号立ち上がりとＰＬＬ出力クロック立ち上がりが一致す
るようにロックし、ＰＬＬ基準入力信号の立ち上がりで
遅延されたＰＬＬ出力クロックをたたく構成である場合
には、ＰＬＬ出力クロックに与える遅延時間としては
（４ｎ＋３）／４（ただしＴはＰＬＬクロック周期）が
最適となる。すなわち、平均的にクロックＨレベルの中
央をたたくときが最適となる。
号立ち上がりとＰＬＬ出力クロック立ち上がりが一致す
るようにロックし、ＰＬＬ基準入力信号の立ち上がりで
遅延されたＰＬＬ出力クロックをたたく構成である場合
には、ＰＬＬ出力クロックに与える遅延時間としては
（４ｎ＋３）／４（ただしＴはＰＬＬクロック周期）が
最適となる。すなわち、平均的にクロックＨレベルの中
央をたたくときが最適となる。
【００２２】次に、第３の実施例であるＰＬＬロック検
出装置について図７のブロック図を用いて説明する。図
７で基準入力信号（図２ａ）はＰＬＬ回路１に入力さ
れ、基準入力信号（図２ａ）に同期した同期クロック
（図２ｃ）を発生し出力される。一方、基準入力信号
（図２ａ）に対してＰＬＬ回路から出力されるクロック
の周波数に応じて最適な遅延時間が遅延装置２で与えら
れるように遅延時間制御装置６で制御する（図２ｂ）。
そして識別論理回路３で、ＰＬＬ回路から得られたクロ
ック（図２ｃ）を、遅延装置出力（図２ｂ）の立ち上が
りでたたいて出力する（図２ｅ）。ここで出力された信
号を平滑化回路４で平滑化する（図２ｆ）。
出装置について図７のブロック図を用いて説明する。図
７で基準入力信号（図２ａ）はＰＬＬ回路１に入力さ
れ、基準入力信号（図２ａ）に同期した同期クロック
（図２ｃ）を発生し出力される。一方、基準入力信号
（図２ａ）に対してＰＬＬ回路から出力されるクロック
の周波数に応じて最適な遅延時間が遅延装置２で与えら
れるように遅延時間制御装置６で制御する（図２ｂ）。
そして識別論理回路３で、ＰＬＬ回路から得られたクロ
ック（図２ｃ）を、遅延装置出力（図２ｂ）の立ち上が
りでたたいて出力する（図２ｅ）。ここで出力された信
号を平滑化回路４で平滑化する（図２ｆ）。
【００２３】ここでＰＬＬ出力クロック（図２ｃ）が基
準入力信号（図２ｂ）に位相同期している場合には図２
の様に、遅延された基準入力信号（図２ｂ）の立ち上が
りで（図２ｃ）は常にＨレベルとなり（図２ｅ）、平滑
化回路出力（図２ｆ）もＨレベルを保つ。
準入力信号（図２ｂ）に位相同期している場合には図２
の様に、遅延された基準入力信号（図２ｂ）の立ち上が
りで（図２ｃ）は常にＨレベルとなり（図２ｅ）、平滑
化回路出力（図２ｆ）もＨレベルを保つ。
【００２４】また、ＰＬＬ出力クロック（図３ｃ）が基
準入力信号（図３ｂ）に位相同期していない場合は、図
３のように、基準入力信号（図３ａ）に対してＰＬＬ出
力クロック（図３ｃ）の位相が一定にならず、互いに位
相が流れた状態となる。このため、遅延された基準入力
信号（図３ｂ）の立ち上がりでＰＬＬ出力クロック（図
３ｃ）をたたくとＨレベルとＬレベルがランダムに発生
することになる（図３ｅ）。これを平滑化回路４で平滑
化するとＨレベルの約１／２の値となる。したがって、
比較器５においてしきい値をＨレベルの３／４程度に定
め、平滑化回路出力（図３ｆ）との大小関係を知ること
により、ＰＬＬのロック検出を行うことが可能である。
準入力信号（図３ｂ）に位相同期していない場合は、図
３のように、基準入力信号（図３ａ）に対してＰＬＬ出
力クロック（図３ｃ）の位相が一定にならず、互いに位
相が流れた状態となる。このため、遅延された基準入力
信号（図３ｂ）の立ち上がりでＰＬＬ出力クロック（図
３ｃ）をたたくとＨレベルとＬレベルがランダムに発生
することになる（図３ｅ）。これを平滑化回路４で平滑
化するとＨレベルの約１／２の値となる。したがって、
比較器５においてしきい値をＨレベルの３／４程度に定
め、平滑化回路出力（図３ｆ）との大小関係を知ること
により、ＰＬＬのロック検出を行うことが可能である。
【００２５】次に、第４の実施例であるＰＬＬロック検
出装置について図８のブロック図、図５および図６のタ
イミング図を用いて説明する。図８に示すように、基準
入力信号（図５ａ）はＰＬＬ回路１に入力され、基準入
力信号（図５ａ）に同期した同期クロック（図５ｃ）が
発生する。一方、同期クロック（図５ｃ）に対しＰＬＬ
回路１から出力されるクロックの周波数に応じて最適な
遅延時間が遅延装置２で与えられるように遅延時間制御
装置６で制御する（図２ｄ）。そして識別論理回路３
で、遅延されたＰＬＬ出力クロック（図５ｄ）を基準入
力信号（図５ａ）の立ち上がりでたたいて出力する（図
５ｅ）。ここで出力された信号を平滑化回路４で平滑化
する（図５ｆ）。
出装置について図８のブロック図、図５および図６のタ
イミング図を用いて説明する。図８に示すように、基準
入力信号（図５ａ）はＰＬＬ回路１に入力され、基準入
力信号（図５ａ）に同期した同期クロック（図５ｃ）が
発生する。一方、同期クロック（図５ｃ）に対しＰＬＬ
回路１から出力されるクロックの周波数に応じて最適な
遅延時間が遅延装置２で与えられるように遅延時間制御
装置６で制御する（図２ｄ）。そして識別論理回路３
で、遅延されたＰＬＬ出力クロック（図５ｄ）を基準入
力信号（図５ａ）の立ち上がりでたたいて出力する（図
５ｅ）。ここで出力された信号を平滑化回路４で平滑化
する（図５ｆ）。
【００２６】ここで図５のようにＰＬＬ出力クロック
（図５ｃ）が基準入力信号（図５ｂ）に位相同期してい
る場合には、基準入力信号（図５ａ）の立ち上がりで、
遅延されたＰＬＬ出力クロック（図５ｄ）は常にＨレベ
ルとなり（図５ｄ）、平滑化回路出力（図５ｅ）もＨレ
ベルを保つ。
（図５ｃ）が基準入力信号（図５ｂ）に位相同期してい
る場合には、基準入力信号（図５ａ）の立ち上がりで、
遅延されたＰＬＬ出力クロック（図５ｄ）は常にＨレベ
ルとなり（図５ｄ）、平滑化回路出力（図５ｅ）もＨレ
ベルを保つ。
【００２７】また、図６のようにＰＬＬ出力クロック
（図６ｃ）が遅延された基準入力信号（図６ａ）に位相
同期していない場合は、基準入力信号（図６ａ）に対し
てＰＬＬ出力クロック（図６ｃ）の位相が一定になら
ず、位相が流れた状態となる。このため基準入力信号
（図６ａ）の立ち上がりで遅延されたＰＬＬ出力クロッ
ク（図６ｄ）をたたくとＨレベルとＬレベルがランダム
に発生することになる（図６ｅ）。これを平滑化回路４
で平滑化するとＨレベルの約１／２の値となる。したが
って、比較器５においてしきい値をＨレベルの３／４程
度に定め、平滑化回路出力（図６ｆ）との大小関係を知
ることにより、ＰＬＬのロック検出を行うことが可能で
ある。
（図６ｃ）が遅延された基準入力信号（図６ａ）に位相
同期していない場合は、基準入力信号（図６ａ）に対し
てＰＬＬ出力クロック（図６ｃ）の位相が一定になら
ず、位相が流れた状態となる。このため基準入力信号
（図６ａ）の立ち上がりで遅延されたＰＬＬ出力クロッ
ク（図６ｄ）をたたくとＨレベルとＬレベルがランダム
に発生することになる（図６ｅ）。これを平滑化回路４
で平滑化するとＨレベルの約１／２の値となる。したが
って、比較器５においてしきい値をＨレベルの３／４程
度に定め、平滑化回路出力（図６ｆ）との大小関係を知
ることにより、ＰＬＬのロック検出を行うことが可能で
ある。
【００２８】なお、実施例１、実施例２、実施例３、実
施例４において、ＰＬＬ回路はＰＬＬ基準入力信号立ち
上がりとＰＬＬ出力クロック立ち上がりが一致するよう
にロックする構成をとったが、結果的にＰＬＬ基準入力
信号とＰＬＬ出力クロックが位相同期されるのであれ
ば、他の構成であって構わない。
施例４において、ＰＬＬ回路はＰＬＬ基準入力信号立ち
上がりとＰＬＬ出力クロック立ち上がりが一致するよう
にロックする構成をとったが、結果的にＰＬＬ基準入力
信号とＰＬＬ出力クロックが位相同期されるのであれ
ば、他の構成であって構わない。
【００２９】また、実施例１、実施例２、実施例３、実
施例４では、ＰＬＬ基準入力信号立ち上がりで、ＰＬＬ
出力クロックをたたく構成をとったが、立ち下がりでた
たく構成でも構わない。
施例４では、ＰＬＬ基準入力信号立ち上がりで、ＰＬＬ
出力クロックをたたく構成をとったが、立ち下がりでた
たく構成でも構わない。
【００３０】また、実施例１、実施例２、実施例３、実
施例４では、ＰＬＬ基準入力信号立ち上がりで、ＰＬＬ
出力クロックのＨレベル部をたたく構成をとったが、Ｐ
ＬＬ基準入力信号立ち上がりまたは立ち下がりで、ＰＬ
Ｌ出力クロックのＬレベル部をたたく構成でも構わな
い。
施例４では、ＰＬＬ基準入力信号立ち上がりで、ＰＬＬ
出力クロックのＨレベル部をたたく構成をとったが、Ｐ
ＬＬ基準入力信号立ち上がりまたは立ち下がりで、ＰＬ
Ｌ出力クロックのＬレベル部をたたく構成でも構わな
い。
【００３１】
【発明の効果】以上のように、本発明のＰＬＬロック検
出装置は、ＰＬＬ出力クロックを所定時間遅延させたＰ
ＬＬ基準入力信号でたたいて、平滑化し、所定電圧とレ
ベル比較を行うことにより、ＰＬＬ回路のロック状態を
簡単に検出することが可能である。
出装置は、ＰＬＬ出力クロックを所定時間遅延させたＰ
ＬＬ基準入力信号でたたいて、平滑化し、所定電圧とレ
ベル比較を行うことにより、ＰＬＬ回路のロック状態を
簡単に検出することが可能である。
【００３２】また、ＰＬＬ出力クロックに所定時間遅延
を与えたクロックをＰＬＬ基準入力信号でたたいて、平
滑化し、所定電圧とレベル比較を行うことにより、ＰＬ
Ｌ回路のロック状態を簡単に検出することが可能であ
る。
を与えたクロックをＰＬＬ基準入力信号でたたいて、平
滑化し、所定電圧とレベル比較を行うことにより、ＰＬ
Ｌ回路のロック状態を簡単に検出することが可能であ
る。
【図１】本発明の第１の実施例のブロック図
【図２】本発明の第１の実施例のロック時におけるタイ
ミング図
ミング図
【図３】本発明の第１の実施例のアンロック時における
タイミング図
タイミング図
【図４】本発明の第２の実施例のブロック図
【図５】本発明の第２の実施例のロック時におけるタイ
ミング図
ミング図
【図６】本発明の第２の実施例のアンロック時における
タイミング図
タイミング図
【図７】本発明の第３の実施例のブロック図
【図８】本発明の第４の実施例のブロック図
【図９】代表的なＰＬＬ回路のブロック図
１ ＰＬＬ回路 ２ 遅延装置 ３ 識別論理回路 ４ 平滑化回路 ５ 比較器 ６ 遅延時間制御装置
Claims (5)
- 【請求項１】基準入力信号に同期した同期クロックを発
生させるＰＬＬ回路と、前記ＰＬＬ回路へ入力される基
準入力信号に遅延を与えるための遅延手段と、ＰＬＬ回
路より出力されるクロックを前記遅延手段で遅延された
基準入力信号で打ち抜くための識別論理回路と、前記識
別論理回路出力を入力とし前記識別論理回路出力の平滑
化を行う平滑化回路と、前記平滑化回路出力を入力とし
前記平滑化回路出力と所定電圧のレベル比較を行うため
の比較器とを具備し、前記ＰＬＬ回路のロック状態を検
出するＰＬＬロック検出装置。 - 【請求項２】基準入力信号に同期した同期クロックを発
生させるＰＬＬ回路と、前記ＰＬＬ回路から出力される
クロックに遅延を与えるための遅延手段と、前記遅延手
段で遅延されたＰＬＬ回路より出力されるクロックを基
準入力信号で打ち抜くための識別論理回路と、前記識別
論理回路出力を入力とし前記識別論理回路出力の平滑化
を行う平滑化回路と、前記平滑化回路出力を入力とし前
記平滑化回路出力と所定電圧のレベル比較を行うための
比較器とを具備し、前記ＰＬＬ回路のロック状態を検出
するＰＬＬロック検出装置。 - 【請求項３】識別論理回路は、Ｄフリップフリップで構
成される請求項１または２記載のＰＬＬロック検出装
置。 - 【請求項４】遅延手段の遅延時間は、ＰＬＬ回路から出
力されるクロック周期のｎ／４（ｎは自然数）であるこ
とを特徴とする請求項１または２記載のＰＬＬロック検
出装置。 - 【請求項５】遅延手段の遅延時間は、ＰＬＬ回路から出
力されるクロックの中心周波数により変化することを特
徴とする請求項１または２記載のＰＬＬロック検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316354A JPH07170179A (ja) | 1993-12-16 | 1993-12-16 | Ｐｌｌロック検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316354A JPH07170179A (ja) | 1993-12-16 | 1993-12-16 | Ｐｌｌロック検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170179A true JPH07170179A (ja) | 1995-07-04 |
Family
ID=18076173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316354A Pending JPH07170179A (ja) | 1993-12-16 | 1993-12-16 | Ｐｌｌロック検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07170179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103800B2 (en) | 2001-11-09 | 2006-09-05 | Matsushita Electric Industrial Co., Ltd. | Display device, receiver, and test apparatus |
-
1993
- 1993-12-16 JP JP5316354A patent/JPH07170179A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103800B2 (en) | 2001-11-09 | 2006-09-05 | Matsushita Electric Industrial Co., Ltd. | Display device, receiver, and test apparatus |
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