JPH07169621A - 積層チップインダクタ - Google Patents
積層チップインダクタInfo
- Publication number
- JPH07169621A JPH07169621A JP5313006A JP31300693A JPH07169621A JP H07169621 A JPH07169621 A JP H07169621A JP 5313006 A JP5313006 A JP 5313006A JP 31300693 A JP31300693 A JP 31300693A JP H07169621 A JPH07169621 A JP H07169621A
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- JP
- Japan
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- conductor pattern
- chip inductor
- external electrode
- laminated
- stacking
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- Pending
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Abstract
(57)【要約】
【目的】 積層チップインダクタの信頼性を向上させる
ことである。 【構成】 磁性体印刷層または磁性体グリーンシートと
印刷導体パターンを積層し、一体焼成した積層チップイ
ンダクタであって、積層方向に導体パターンを重畳した
コイルを有し、前記導体パターンの両端部が、積層方向
にほぼ垂直な２側面に延長し、前記２側面のみに、外部
電極端子が形成されていることを特徴とする積層インダ
クタ。
ことである。 【構成】 磁性体印刷層または磁性体グリーンシートと
印刷導体パターンを積層し、一体焼成した積層チップイ
ンダクタであって、積層方向に導体パターンを重畳した
コイルを有し、前記導体パターンの両端部が、積層方向
にほぼ垂直な２側面に延長し、前記２側面のみに、外部
電極端子が形成されていることを特徴とする積層インダ
クタ。
Description
【０００１】
【産業上の利用分野】本発明は、積層型チップインダク
タの外部電極の構造の改良に関するものである。
タの外部電極の構造の改良に関するものである。
【０００２】
【従来の技術】小型のインダクタとして積層チップイン
ダクタが注目されている。例えば、特開昭４８−８１０
５７号公報に示されるようなものである。図２の分解図
に示すように、ドクターブレード法によって製造した磁
性体または誘電体のグリーンシート（４ａ〜４ｅ）を形
成し、スルーホール（５ａ〜５ｅ）を打ち抜き、金属ペ
ーストをスクリーン印刷し、Ｕ字状の導電パターン（３
ａ〜３ｅ）を形成する。この時、ペーストはスルーホー
ルの穴の中にも充填され、前記導電パターンはスルーホ
ール（５ａ〜５ｅ）を介して、隣接するグリーンシート
の導電パターンに電気的に接続し、かつ積層方向に重畳
されコイルが形成される。更に、前記コイルを挟み込む
ように、導電パタ−ンが形成されていないグリーンシー
ト（６）を積層して熱圧着することにより一体化し、焼
成する。その後、コイルの両端部（７ａ、７ｂ）が露出
している２側面を銀、銀・パラジウム等の金属ペースト
にディッピング（浸漬）して、焼き付け、次に、半田付
け時に銀が食われないように表面にニッケルめっきを行
い、更に、半田濡れ性を良好にするために半田めっきを
行うことにより、図３に示すように一対の外部電極（２
ａ’、２ｂ’）を形成し積層チップインダクタは製造さ
れる。外部電極の形状は、金属ペーストのディッピング
によるため、図３の（ロ）、（ハ）、（ニ）、（ホ）に
示すように、コイルの端部が露出している面（イ）に隣
接する４面の一部に及んでいる。
ダクタが注目されている。例えば、特開昭４８−８１０
５７号公報に示されるようなものである。図２の分解図
に示すように、ドクターブレード法によって製造した磁
性体または誘電体のグリーンシート（４ａ〜４ｅ）を形
成し、スルーホール（５ａ〜５ｅ）を打ち抜き、金属ペ
ーストをスクリーン印刷し、Ｕ字状の導電パターン（３
ａ〜３ｅ）を形成する。この時、ペーストはスルーホー
ルの穴の中にも充填され、前記導電パターンはスルーホ
ール（５ａ〜５ｅ）を介して、隣接するグリーンシート
の導電パターンに電気的に接続し、かつ積層方向に重畳
されコイルが形成される。更に、前記コイルを挟み込む
ように、導電パタ−ンが形成されていないグリーンシー
ト（６）を積層して熱圧着することにより一体化し、焼
成する。その後、コイルの両端部（７ａ、７ｂ）が露出
している２側面を銀、銀・パラジウム等の金属ペースト
にディッピング（浸漬）して、焼き付け、次に、半田付
け時に銀が食われないように表面にニッケルめっきを行
い、更に、半田濡れ性を良好にするために半田めっきを
行うことにより、図３に示すように一対の外部電極（２
ａ’、２ｂ’）を形成し積層チップインダクタは製造さ
れる。外部電極の形状は、金属ペーストのディッピング
によるため、図３の（ロ）、（ハ）、（ニ）、（ホ）に
示すように、コイルの端部が露出している面（イ）に隣
接する４面の一部に及んでいる。
【０００３】
【発明が解決しようとする課題】このようにして製造さ
れた従来の積層チップインダクタは、図４に断面模式図
を示すようにプリント基板（８）の回路パターン（９
ａ、９ｂ）に載置され半田付けされ、図４に示すように
半田フィレット（１０ａ、１０ｂ）を介して回路パター
ン（９ａ、９ｂ）と外部電極（２ａ’、２ｂ’）が接続
される。前記半田付け後に、プリント基板（８）の組立
時の機械的信頼性を評価するために、曲げ試験を行う
と、図４および図５の点線（１１）で示すように、チッ
プ本体（１）にクラック（１１）が認められるという問
題点があった。更に問題なのは、本発明者の調査によ
り、これらのクラックは曲げ試験により発生したもので
はなく、製品で既に発生しているが、外観上では認識で
きないことであった。従って、本発明は、クラックのな
い信頼性の高い積層チップインダクタを提供することを
目的とする。
れた従来の積層チップインダクタは、図４に断面模式図
を示すようにプリント基板（８）の回路パターン（９
ａ、９ｂ）に載置され半田付けされ、図４に示すように
半田フィレット（１０ａ、１０ｂ）を介して回路パター
ン（９ａ、９ｂ）と外部電極（２ａ’、２ｂ’）が接続
される。前記半田付け後に、プリント基板（８）の組立
時の機械的信頼性を評価するために、曲げ試験を行う
と、図４および図５の点線（１１）で示すように、チッ
プ本体（１）にクラック（１１）が認められるという問
題点があった。更に問題なのは、本発明者の調査によ
り、これらのクラックは曲げ試験により発生したもので
はなく、製品で既に発生しているが、外観上では認識で
きないことであった。従って、本発明は、クラックのな
い信頼性の高い積層チップインダクタを提供することを
目的とする。
【０００４】
【課題を解決するための手段】本発明者が前記クラック
の原因を検討したところ、クラックは金属ペースト焼き
付け工程で発生しており、さらに、金属ペースト焼き付
け工程の内、焼き付け温度付近で金属粉同士が焼結収縮
する時に発生することが判った。また、詳細な実験及び
シミュレーションによれば、この時の体積収縮率は５０
％程度に達し、発生応力は、チップ本体の破壊強度に匹
敵することが明らかとなった。即ち、図５のモデル図に
示すように、焼き付け時に金属ペースト（１２ａ、１２
ｂ）中には、矢印の方向に収縮しようと応力が発生し、
結局、チップ本体（１）に点線に示すようなクラック
（１１）が発生することになるものと考えられる。本発
明は、磁性体印刷層または磁性体グリーンシート、また
は、誘電体印刷層または誘電体グリーンシート、と印刷
導体パターンを積層し、一体焼成した積層チップインダ
クタであって、積層方向に導体パターンを重畳したコイ
ルを有し、前記導体パターンの両端部が、積層方向にほ
ぼ垂直な２側面に延長し、前記２側面のみに、外部電極
端子が形成されていることを特徴とする積層インダクタ
である。つまり、本発明は外部電極として機能するのに
必要最小限であるチップ本体のコイルの端部が露出して
いる面（図３の（イ）およびその対向面）のみに外部電
極を設けることにより、金属ペースト焼き付け時に発生
するチップ本体への応力によるクラックの発生を防止し
たものである。
の原因を検討したところ、クラックは金属ペースト焼き
付け工程で発生しており、さらに、金属ペースト焼き付
け工程の内、焼き付け温度付近で金属粉同士が焼結収縮
する時に発生することが判った。また、詳細な実験及び
シミュレーションによれば、この時の体積収縮率は５０
％程度に達し、発生応力は、チップ本体の破壊強度に匹
敵することが明らかとなった。即ち、図５のモデル図に
示すように、焼き付け時に金属ペースト（１２ａ、１２
ｂ）中には、矢印の方向に収縮しようと応力が発生し、
結局、チップ本体（１）に点線に示すようなクラック
（１１）が発生することになるものと考えられる。本発
明は、磁性体印刷層または磁性体グリーンシート、また
は、誘電体印刷層または誘電体グリーンシート、と印刷
導体パターンを積層し、一体焼成した積層チップインダ
クタであって、積層方向に導体パターンを重畳したコイ
ルを有し、前記導体パターンの両端部が、積層方向にほ
ぼ垂直な２側面に延長し、前記２側面のみに、外部電極
端子が形成されていることを特徴とする積層インダクタ
である。つまり、本発明は外部電極として機能するのに
必要最小限であるチップ本体のコイルの端部が露出して
いる面（図３の（イ）およびその対向面）のみに外部電
極を設けることにより、金属ペースト焼き付け時に発生
するチップ本体への応力によるクラックの発生を防止し
たものである。
【０００５】本発明に係る積層チップインダクタの製造
方法は、外部電極の形成方法を除いて、前述の従来技術
と同様の方法が適用できる。外部電極形成方法として、
チップ本体の両端部を銀、銀・パラジウム等を主成分と
する金属ペーストをディスペンサによってクリーム状の
金属ペーストをチップ本体の両端部に塗布する方法によ
れば、容易に両端部のみに外部電極形成ができる。従来
技術であるディッピング法を適用する場合は、両端部以
外に塗布された金属ペーストを乾燥前にへら等で除去す
る作業が必要である。（乾燥後では、両端部の金属ペー
ストの一部も同時に除去される恐れがあり好ましくな
い。）
方法は、外部電極の形成方法を除いて、前述の従来技術
と同様の方法が適用できる。外部電極形成方法として、
チップ本体の両端部を銀、銀・パラジウム等を主成分と
する金属ペーストをディスペンサによってクリーム状の
金属ペーストをチップ本体の両端部に塗布する方法によ
れば、容易に両端部のみに外部電極形成ができる。従来
技術であるディッピング法を適用する場合は、両端部以
外に塗布された金属ペーストを乾燥前にへら等で除去す
る作業が必要である。（乾燥後では、両端部の金属ペー
ストの一部も同時に除去される恐れがあり好ましくな
い。）
【０００６】
【実施例】以下、実施例に従い本発明を詳細に説明す
る。 （実施例１）Ｆｅ2Ｏ3、ＮｉＯ、ＺｎＯ、ＣｕＯを主成
分とするＮｉ−Ｚｎ−Ｃｕフェライト粉末に、有機バイ
ンダーとしてＰＶＢ（ポリビニルブチラール）、可塑剤
としてＢＰＢＧ（ブチルフタリルブチルグリコレー
ト）、有機溶剤としてエタノールおよびブタノールを各
々添加して混合し、スラリーを作成した。このスラリー
をドクターブレード法によりシリコン処理を行ったポリ
エステル製のキャリアフィルム上に厚さ１００μｍのシ
ート状に形成した。これをフィルムから剥離し、約５０
ｍｍ角のシートに切断し、位置合わせ用のガイド穴が設
けられているステンレス製の枠にグリーンシートを貼り
付けた。上記グリーンシートが貼り付けられた枠を、位
置合わせ用のガイドピンが設けられている穴明け金型
に、前記枠のガイド穴を合わせてセットし、所定の位置
にスルーホールを多数形成した。
る。 （実施例１）Ｆｅ2Ｏ3、ＮｉＯ、ＺｎＯ、ＣｕＯを主成
分とするＮｉ−Ｚｎ−Ｃｕフェライト粉末に、有機バイ
ンダーとしてＰＶＢ（ポリビニルブチラール）、可塑剤
としてＢＰＢＧ（ブチルフタリルブチルグリコレー
ト）、有機溶剤としてエタノールおよびブタノールを各
々添加して混合し、スラリーを作成した。このスラリー
をドクターブレード法によりシリコン処理を行ったポリ
エステル製のキャリアフィルム上に厚さ１００μｍのシ
ート状に形成した。これをフィルムから剥離し、約５０
ｍｍ角のシートに切断し、位置合わせ用のガイド穴が設
けられているステンレス製の枠にグリーンシートを貼り
付けた。上記グリーンシートが貼り付けられた枠を、位
置合わせ用のガイドピンが設けられている穴明け金型
に、前記枠のガイド穴を合わせてセットし、所定の位置
にスルーホールを多数形成した。
【０００７】次に、スルーホールが形成されたグリーン
シートに、前記と同様にガイドピンとガイド穴による位
置合わせ方法により、スルーホールの位置に対して所定
の導体パターンの位置が合うように、銀ペーストにより
導電パターンを印刷した。次に、前記印刷されたグリー
ンシートを、前記と同様にガイドピン、ガイド穴を用い
た位置合わせ方法により、所定の大きさに切断し、積層
金型内に、一つのコイルが形成されるように積み重ね
た。この時、導電パターンおよびスルーホールが形成さ
れていないグリーンシートを上下に２枚を同時に積層し
た。次に、これら積み重ねたグリーンシートを、温度１
２０℃、圧力２００ｋｇ／ｃｍ2の条件で熱圧着し、積
層体を作製した。積層体を切断機でチップ形状に切り離
した。これを、大気中、５００℃で脱バインダーを行
い、続いて、９００℃で１時間焼成した。さらに、銀を
主成分とする一対の外部電極を図１に示すように実質的
に対向する２つの面（２ａ、２ｂ）にディスペンサによ
り塗布した後、、６００℃で焼き付けた。最後に、この
外部電極上に電解バレルめっきにより、Ｎｉめっきおよ
び半田めっきを施し、図１に示すような積層チップイン
ダクタを１００個得た。比較例として、従来通りディッ
ピング法により外部電極を図３に示すように（イ）、
（ロ）、（ハ）、（ニ）、（ホ）の５面に塗布させたも
のを１００個得た。尚、（ロ）、（ハ）、（ニ）、
（ホ）の４面の塗布幅は、端部（（イ）面）から０．３
ｍｍに設定した。それを各々、同一寸法のパターンを形
成した同一寸法のプリント基板に半田付けし、曲げ試験
を行った。表１に曲げ試験後にクラックが入った試料の
数を示す。本発明に係る積層チップインダクタにおいて
は、クラックが皆無であったのに、比較例の場合には３
個もあった。更に、ＭＩＬ−ＳＴＤ−２０２Ｆ「電子・
電気部品の試験法」の試験法１０２Ａに従って温度サイ
クルを印加したところ、本発明のものではクラックが入
ったものが見られなかったのに対して、比較例の場合に
は１２個もの試料にクラックの入ったことが確認され
た。
シートに、前記と同様にガイドピンとガイド穴による位
置合わせ方法により、スルーホールの位置に対して所定
の導体パターンの位置が合うように、銀ペーストにより
導電パターンを印刷した。次に、前記印刷されたグリー
ンシートを、前記と同様にガイドピン、ガイド穴を用い
た位置合わせ方法により、所定の大きさに切断し、積層
金型内に、一つのコイルが形成されるように積み重ね
た。この時、導電パターンおよびスルーホールが形成さ
れていないグリーンシートを上下に２枚を同時に積層し
た。次に、これら積み重ねたグリーンシートを、温度１
２０℃、圧力２００ｋｇ／ｃｍ2の条件で熱圧着し、積
層体を作製した。積層体を切断機でチップ形状に切り離
した。これを、大気中、５００℃で脱バインダーを行
い、続いて、９００℃で１時間焼成した。さらに、銀を
主成分とする一対の外部電極を図１に示すように実質的
に対向する２つの面（２ａ、２ｂ）にディスペンサによ
り塗布した後、、６００℃で焼き付けた。最後に、この
外部電極上に電解バレルめっきにより、Ｎｉめっきおよ
び半田めっきを施し、図１に示すような積層チップイン
ダクタを１００個得た。比較例として、従来通りディッ
ピング法により外部電極を図３に示すように（イ）、
（ロ）、（ハ）、（ニ）、（ホ）の５面に塗布させたも
のを１００個得た。尚、（ロ）、（ハ）、（ニ）、
（ホ）の４面の塗布幅は、端部（（イ）面）から０．３
ｍｍに設定した。それを各々、同一寸法のパターンを形
成した同一寸法のプリント基板に半田付けし、曲げ試験
を行った。表１に曲げ試験後にクラックが入った試料の
数を示す。本発明に係る積層チップインダクタにおいて
は、クラックが皆無であったのに、比較例の場合には３
個もあった。更に、ＭＩＬ−ＳＴＤ−２０２Ｆ「電子・
電気部品の試験法」の試験法１０２Ａに従って温度サイ
クルを印加したところ、本発明のものではクラックが入
ったものが見られなかったのに対して、比較例の場合に
は１２個もの試料にクラックの入ったことが確認され
た。
【表１】
【０００８】
【発明の効果】外部電極の焼き付け時のチップ本体の応
力が低減するため、焼き付け時のチップインダクタのク
ラックの発生がなくなり、さらには電子機器に使用され
た状態での温度サイクルによるクラックの発生が防止さ
れ、接続信頼性を向上させることができる。
力が低減するため、焼き付け時のチップインダクタのク
ラックの発生がなくなり、さらには電子機器に使用され
た状態での温度サイクルによるクラックの発生が防止さ
れ、接続信頼性を向上させることができる。
【図１】本発明による積層チップインダクタの斜視図で
ある。
ある。
【図２】本発明に係る積層チップインダクタの分解図で
ある。
ある。
【図３】従来の積層チップインダクタの斜視図である。
【図４】従来の積層チップインダクタをプリント基板に
実装した断面模式図である。
実装した断面模式図である。
【図５】従来の積層チップインダクタのクラック発生の
モデル図である。
モデル図である。
１ チップ本体 ２ａ、２ｂ、２ａ’、２ｂ’ 外部電極 ３ａ〜３ｅ 導電パターン ４ａ〜４ｅ グリーンシート ５ａ〜５ｅ スルーホール ６ グリーンシート ７ａ、７ｂ コイル端部 ８ プリント基板 ９ａ、９ｂ 回路パターン １０ａ、１０ｂ 半田フィレット
Claims (3)
- 【請求項１】 磁性体印刷層または磁性体グリーンシー
トと印刷導体パターンを積層し、一体焼成した積層チッ
プインダクタであって、積層方向に導体パターンを重畳
したコイルを有し、前記導体パターンの両端部が、積層
方向にほぼ垂直な２側面に延長し、前記２側面のみに、
外部電極端子が形成されていることを特徴とする積層イ
ンダクタ。 - 【請求項２】 誘電体印刷層または誘電体グリーンシー
トと印刷導体パターンを積層し、一体焼成した積層チッ
プインダクタであって、積層方向に導体パターンを重畳
したコイルを有し、前記導体パターンの両端部が、積層
方向にほぼ垂直な２側面に延長し、前記２側面のみに、
外部電極端子が形成されていることを特徴とする積層イ
ンダクタ。 - 【請求項３】請求項１において、磁性体がＮｉ−Ｚｎフ
ェライトまたはＮｉ−Ｚｎ−Ｃｕフェライトであること
を特徴とする積層インダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313006A JPH07169621A (ja) | 1993-12-14 | 1993-12-14 | 積層チップインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313006A JPH07169621A (ja) | 1993-12-14 | 1993-12-14 | 積層チップインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07169621A true JPH07169621A (ja) | 1995-07-04 |
Family
ID=18036102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313006A Pending JPH07169621A (ja) | 1993-12-14 | 1993-12-14 | 積層チップインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07169621A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032430A (ja) * | 2004-07-12 | 2006-02-02 | Tdk Corp | コイル部品 |
| WO2023136036A1 (ja) * | 2022-01-14 | 2023-07-20 | 株式会社村田製作所 | チップインダクタ |
-
1993
- 1993-12-14 JP JP5313006A patent/JPH07169621A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032430A (ja) * | 2004-07-12 | 2006-02-02 | Tdk Corp | コイル部品 |
| WO2023136036A1 (ja) * | 2022-01-14 | 2023-07-20 | 株式会社村田製作所 | チップインダクタ |
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