JPH07161994A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH07161994A JPH07161994A JP30664693A JP30664693A JPH07161994A JP H07161994 A JPH07161994 A JP H07161994A JP 30664693 A JP30664693 A JP 30664693A JP 30664693 A JP30664693 A JP 30664693A JP H07161994 A JPH07161994 A JP H07161994A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- threshold voltage
- film transistor
- manufacturing
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造において、製造工程
の制約を受けることなくしきい値電圧Ｖｔｈのエンハン
スメント側への制御を可能にする。 【構成】 薄膜トランジスタの製造において、少なくと
もチャネル領域上のゲート絶縁膜に紫外線を照射してし
きい値電圧Ｖｔｈを制御する工程を有する。
の制約を受けることなくしきい値電圧Ｖｔｈのエンハン
スメント側への制御を可能にする。 【構成】 薄膜トランジスタの製造において、少なくと
もチャネル領域上のゲート絶縁膜に紫外線を照射してし
きい値電圧Ｖｔｈを制御する工程を有する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶表示装置の
製造等に好適な薄膜トランジスタの製造方法に関する。
製造等に好適な薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】例えばアクティブマトリックス型の液晶
表示装置では、その画素スイッチング用の薄膜トランジ
スタと共に、薄膜トランジスタからなる周辺回路も同一
基板上に形成するようにしている。従来、液晶表示装置
における薄膜トランジスタの製造にあたっては、ガラス
基板上に多結晶シリコン薄膜を成膜した後に、薄膜トラ
ンジスタのしきい値電圧を制御するために、ボロンのイ
オン注入を行っている。
表示装置では、その画素スイッチング用の薄膜トランジ
スタと共に、薄膜トランジスタからなる周辺回路も同一
基板上に形成するようにしている。従来、液晶表示装置
における薄膜トランジスタの製造にあたっては、ガラス
基板上に多結晶シリコン薄膜を成膜した後に、薄膜トラ
ンジスタのしきい値電圧を制御するために、ボロンのイ
オン注入を行っている。
【０００３】しかし、積層膜のストレス、ダメージ除去
の水素化プロセス等にばらつきがあり、薄膜トランジス
タのしきい値電圧の変動が大きく、液晶表示装置の画質
に影響を及ぼしている。
の水素化プロセス等にばらつきがあり、薄膜トランジス
タのしきい値電圧の変動が大きく、液晶表示装置の画質
に影響を及ぼしている。
【０００４】
【発明が解決しようとする課題】一方、薄膜トランジス
タの最終工程後の測定において、しきい値電圧がディプ
レッション側に大きくずれている場合、再アニールによ
る制御が行われることがある。
タの最終工程後の測定において、しきい値電圧がディプ
レッション側に大きくずれている場合、再アニールによ
る制御が行われることがある。
【０００５】しかし、熱処理を行うことで積層膜のスト
レスが変化し、Ａｌ配線の断線につながり、危険が大き
い。また透明電極であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）膜の透過率も下がるため、熱処理による
再生はほとんど行われていない。
レスが変化し、Ａｌ配線の断線につながり、危険が大き
い。また透明電極であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）膜の透過率も下がるため、熱処理による
再生はほとんど行われていない。
【０００６】液晶表示装置の組立工程後は、材料による
制約を受けるため高温の熱処理は行えず、薄膜トランジ
スタのしきい値電圧の制御は不可能である。
制約を受けるため高温の熱処理は行えず、薄膜トランジ
スタのしきい値電圧の制御は不可能である。
【０００７】本発明は、上述の点に鑑み、製造工程の制
約を受けることなく、容易且つ高精度に、しきい値電圧
の制御を行えるようにした薄膜トランジスタの製造方法
を提供するものである。
約を受けることなく、容易且つ高精度に、しきい値電圧
の制御を行えるようにした薄膜トランジスタの製造方法
を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、薄膜トランジ
スタの製造において、少なくともチャネル領域上のゲー
ト絶縁膜に紫外線を照射してしきい値電圧Ｖｔｈを制御
する工程を有することを特徴とする。
スタの製造において、少なくともチャネル領域上のゲー
ト絶縁膜に紫外線を照射してしきい値電圧Ｖｔｈを制御
する工程を有することを特徴とする。
【０００９】
【作用】本発明においては、チャネル領域上のゲート絶
縁膜に紫外線を照射することにより、しきい値電圧Ｖｔ
ｈを制御することができる。特に、しきい値電圧をエン
ハンスメント側に制御できる。
縁膜に紫外線を照射することにより、しきい値電圧Ｖｔ
ｈを制御することができる。特に、しきい値電圧をエン
ハンスメント側に制御できる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１１】図１〜図９は、アクティブマトリックス型
の液晶表示装置の製造に際しての、ガラス基板上に、画
素スイッチングトランジスタ及び周辺回路用トランジス
タとなる薄膜トランジスタを作製する場合に適用した例
である。
の液晶表示装置の製造に際しての、ガラス基板上に、画
素スイッチングトランジスタ及び周辺回路用トランジス
タとなる薄膜トランジスタを作製する場合に適用した例
である。
【００１２】先ず、図１Ａに示すように、石英ガラス等
の絶縁基板１上に１層目の多結晶シリコン薄膜２を形成
する。
の絶縁基板１上に１層目の多結晶シリコン薄膜２を形成
する。
【００１３】次いで、図１Ｂに示すように、多結晶シリ
コン薄膜２をパターニングして、画素形成部３において
画素スイッチング用薄膜トランジスタ（Ｎチャネルトラ
ンジスタ）のチャネルと図示せざるも付加容量Ｃｓの一
方の電極となる領域とが互いに連続した多結晶シリコン
薄膜２１を形成する。また、周辺回路形成部４におい
て、周辺回路のＣＭＯＳとなるＰチャネル薄膜トランジ
スタ及びＮチャネル薄膜トランジスタのチャネルを構成
する多結晶シリコン薄膜２２及び２３を形成する。
コン薄膜２をパターニングして、画素形成部３において
画素スイッチング用薄膜トランジスタ（Ｎチャネルトラ
ンジスタ）のチャネルと図示せざるも付加容量Ｃｓの一
方の電極となる領域とが互いに連続した多結晶シリコン
薄膜２１を形成する。また、周辺回路形成部４におい
て、周辺回路のＣＭＯＳとなるＰチャネル薄膜トランジ
スタ及びＮチャネル薄膜トランジスタのチャネルを構成
する多結晶シリコン薄膜２２及び２３を形成する。
【００１４】そして、各多結晶シリコン薄膜２１，２２
及び２３上にゲート絶縁膜となる例えばＳｉＯ2 膜２４
を被着形成する。
及び２３上にゲート絶縁膜となる例えばＳｉＯ2 膜２４
を被着形成する。
【００１５】次に、図２Ｃに示すように、多結晶シリコ
ン薄膜２１，２２及び２３にボロン（Ｂ+ ）２５をイオ
ン注入する。このボロンのイオン注入は、しきい値電圧
Ｖｔｈを制御するためのものであるが、本例でのしきい
値電圧Ｖｔｈの主たる制御は後述する紫外線照射で行う
ので、かかるボロンイオン注入は省略してもよい。
ン薄膜２１，２２及び２３にボロン（Ｂ+ ）２５をイオ
ン注入する。このボロンのイオン注入は、しきい値電圧
Ｖｔｈを制御するためのものであるが、本例でのしきい
値電圧Ｖｔｈの主たる制御は後述する紫外線照射で行う
ので、かかるボロンイオン注入は省略してもよい。
【００１６】次に、図２Ｄに示すように、多結晶シリコ
ン薄膜２１の付加容量Ｃｓの電極部分（図示せず）を除
いて、他の多結晶シリコン薄膜２１，２２及び２３をレ
ジストマスク２６で被覆し、多結晶シリコン薄膜２１の
付加容量Ｃｓの電極部分のみに砒素（Ａｓ+ ）２７をイ
オン注入する。
ン薄膜２１の付加容量Ｃｓの電極部分（図示せず）を除
いて、他の多結晶シリコン薄膜２１，２２及び２３をレ
ジストマスク２６で被覆し、多結晶シリコン薄膜２１の
付加容量Ｃｓの電極部分のみに砒素（Ａｓ+ ）２７をイ
オン注入する。
【００１７】次に、図３Ｅに示すように、レジストマス
ク２６を除去した後、全面にさらに、ゲート絶縁膜の一
部を構成する例えばＳｉ3 Ｎ4 薄膜２８を被着形成した
後、図３Ｆに示すように、各多結晶シリコン薄膜２１，
２２及び２３のＳｉ3 Ｎ4 薄膜２８上に、例えば２層目
の多結晶シリコンからなるゲート電極３１，３２及び３
３を選択的に形成する。
ク２６を除去した後、全面にさらに、ゲート絶縁膜の一
部を構成する例えばＳｉ3 Ｎ4 薄膜２８を被着形成した
後、図３Ｆに示すように、各多結晶シリコン薄膜２１，
２２及び２３のＳｉ3 Ｎ4 薄膜２８上に、例えば２層目
の多結晶シリコンからなるゲート電極３１，３２及び３
３を選択的に形成する。
【００１８】次に、図４Ｇに示すように、リン（Ｐ+ ）
３５をイオン注入して、特に、画素スイッチングトラン
ジスタ側の多結晶シリコン薄膜２１にＬＤＤ構造となる
低不純物濃度のＮ- 領域３４を形成する。
３５をイオン注入して、特に、画素スイッチングトラン
ジスタ側の多結晶シリコン薄膜２１にＬＤＤ構造となる
低不純物濃度のＮ- 領域３４を形成する。
【００１９】次に、図４Ｈに示すように、Ｓｉ3 Ｎ4 薄
膜２８をパターニングする。
膜２８をパターニングする。
【００２０】次に、図５Ｉに示すように、周辺回路側の
Ｐチャネル薄膜トランジスタとなるべき多結晶シリコン
薄膜２２及びゲート電極３２と、画素スイッチングトラ
ンジスタのＬＤＤ領域をレジストマスク３７で被覆す
る。そして、砒素（Ａｓ+ ）３８をイオン注入して、セ
ルファラインにて周辺回路側の多結晶シリコン薄膜２３
にＮ+ ソース領域４３及びＮ+ ドレイン領域４４を形成
する。ここに、周辺回路のＣＭＯＳを構成する一方のＮ
チャネル薄膜トランジスタ５２が構成される。
Ｐチャネル薄膜トランジスタとなるべき多結晶シリコン
薄膜２２及びゲート電極３２と、画素スイッチングトラ
ンジスタのＬＤＤ領域をレジストマスク３７で被覆す
る。そして、砒素（Ａｓ+ ）３８をイオン注入して、セ
ルファラインにて周辺回路側の多結晶シリコン薄膜２３
にＮ+ ソース領域４３及びＮ+ ドレイン領域４４を形成
する。ここに、周辺回路のＣＭＯＳを構成する一方のＮ
チャネル薄膜トランジスタ５２が構成される。
【００２１】また、画素形成部３側の多結晶シリコン薄
膜２１に高不純物濃度のＮ+ 領域３９を形成し、Ｎ- 領
域３４及びＮ+ 領域３９からなるＬＤＤ構造のソース領
域４１及びドレイン領域４２を形成する。ここに、Ｎチ
ャネルの画素スイッチング薄膜トランジスタ５１が構成
される。
膜２１に高不純物濃度のＮ+ 領域３９を形成し、Ｎ- 領
域３４及びＮ+ 領域３９からなるＬＤＤ構造のソース領
域４１及びドレイン領域４２を形成する。ここに、Ｎチ
ャネルの画素スイッチング薄膜トランジスタ５１が構成
される。
【００２２】次に、図５Ｊに示すように、レジストマス
ク３７を除去し、改めて、周辺回路部４のＮチャネル薄
膜トランジスタ５２と画素形成部３の画素スイッチング
薄膜トランジスタ５１をレジストマスク４５で被覆す
る。そして、ボロン（Ｂ+ ）４６をイオン注入して、周
辺回路部４の多結晶シリコン薄膜２２にＰ+ ソース領域
４７及びＰ+ ドレイン領域４８を形成する。ここに周辺
回路のＣＭＯＳを構成する他方のＰチャネル薄膜トラン
ジスタ５３が構成される。
ク３７を除去し、改めて、周辺回路部４のＮチャネル薄
膜トランジスタ５２と画素形成部３の画素スイッチング
薄膜トランジスタ５１をレジストマスク４５で被覆す
る。そして、ボロン（Ｂ+ ）４６をイオン注入して、周
辺回路部４の多結晶シリコン薄膜２２にＰ+ ソース領域
４７及びＰ+ ドレイン領域４８を形成する。ここに周辺
回路のＣＭＯＳを構成する他方のＰチャネル薄膜トラン
ジスタ５３が構成される。
【００２３】次に、図６Ｋに示すように、各薄膜トラン
ジスタ５１，５２及び５３を含む全面に第１の層間絶縁
膜、例えばＰＳＧ（リンシリケートガラス）膜５５を被
着形成する。
ジスタ５１，５２及び５３を含む全面に第１の層間絶縁
膜、例えばＰＳＧ（リンシリケートガラス）膜５５を被
着形成する。
【００２４】次に、図６Ｌに示すように、ＰＳＧ膜５５
及びその下のＳｉＯ2 膜２４をパターニングして各トラ
ンジスタに対応する位置にコンタクト孔５６を形成す
る。
及びその下のＳｉＯ2 膜２４をパターニングして各トラ
ンジスタに対応する位置にコンタクト孔５６を形成す
る。
【００２５】次に、図７Ｍに示すように、Ａｌ−Ｓｉを
蒸着、スパッタ等にて被着形成し、之をパターニングし
て、周辺回路部４の薄膜トランジスタ５２，５３では、
ソース領域４７に接続した電極５７、ドレイン領域４４
に接続した電極５８、ソース及びドレイン領域４３及び
４８間を接続する電極５９を夫々形成する。また、画素
スイッチング薄膜トランジスタ５１のソース領域３９に
接続された信号線６０を形成する。さらに、図示せざる
も、ＳｉＯ2 膜２４を誘電体膜とする付加容量Ｃｓの他
方の電極は、ゲート電極３１，３２，３３と同じ２層目
の多結晶シリコンで形成する。
蒸着、スパッタ等にて被着形成し、之をパターニングし
て、周辺回路部４の薄膜トランジスタ５２，５３では、
ソース領域４７に接続した電極５７、ドレイン領域４４
に接続した電極５８、ソース及びドレイン領域４３及び
４８間を接続する電極５９を夫々形成する。また、画素
スイッチング薄膜トランジスタ５１のソース領域３９に
接続された信号線６０を形成する。さらに、図示せざる
も、ＳｉＯ2 膜２４を誘電体膜とする付加容量Ｃｓの他
方の電極は、ゲート電極３１，３２，３３と同じ２層目
の多結晶シリコンで形成する。
【００２６】次に、図７Ｎに示すように、第２の層間絶
縁膜、例えばＰＳＧ（リンシリケートガラス）膜６１を
被着形成する。
縁膜、例えばＰＳＧ（リンシリケートガラス）膜６１を
被着形成する。
【００２７】次に、図８Ｏに示すように、ＰＳＧ膜６１
上にプラズマＳｉＮx 膜６２を被着形成した後、水素化
アニールを施す。水素化アニール後はプラズマＳｉＮx
膜６２は除去される（図８Ｐ参照）。
上にプラズマＳｉＮx 膜６２を被着形成した後、水素化
アニールを施す。水素化アニール後はプラズマＳｉＮx
膜６２は除去される（図８Ｐ参照）。
【００２８】次に、図９に示すように、画素スイッチン
グ薄膜トランジスタ５１のドレイン領域４２が臨むよう
に第１，第２のＰＳＧ膜５５，６１及びＳｉＯ2 膜を選
択的にエッチング除去してコンタクト孔６３を形成し、
このコンタクト孔６３を通じてドレイン領域４２に接続
する透明電極、例えばＩＴＯ膜からなる画素電極６４を
形成する。このようにして、いわゆるアクティブマトリ
ックス基板６５が得られる。
グ薄膜トランジスタ５１のドレイン領域４２が臨むよう
に第１，第２のＰＳＧ膜５５，６１及びＳｉＯ2 膜を選
択的にエッチング除去してコンタクト孔６３を形成し、
このコンタクト孔６３を通じてドレイン領域４２に接続
する透明電極、例えばＩＴＯ膜からなる画素電極６４を
形成する。このようにして、いわゆるアクティブマトリ
ックス基板６５が得られる。
【００２９】而して、本例においては、かかる製造工程
において、基板面内に均一に、即ちその薄膜トランジス
タ５１，５２，５３のＳｉＯ2 膜２４及びＳｉ3 Ｎ4 膜
２８からなるゲート絶縁膜に紫外線（ＵＶ）を照射して
薄膜トランジスタ５１，５２，５３のしきい値電圧Ｖｔ
ｈを制御するようになす。
において、基板面内に均一に、即ちその薄膜トランジス
タ５１，５２，５３のＳｉＯ2 膜２４及びＳｉ3 Ｎ4 膜
２８からなるゲート絶縁膜に紫外線（ＵＶ）を照射して
薄膜トランジスタ５１，５２，５３のしきい値電圧Ｖｔ
ｈを制御するようになす。
【００３０】この紫外線照射工程は、工程途中のゲー
ト、ソース及びドレイン領域、チャネル領域の形成後、
従って、図１Ｂの工程、図３Ｅの工程、図３Ｆの工程、
図４Ｇの工程、図４Ｈの工程、図５Ｉの工程、図５Ｊの
工程で紫外線照射することができる。紫外線照射は上面
から、あるいは基板１の裏面から行うことができる。
ト、ソース及びドレイン領域、チャネル領域の形成後、
従って、図１Ｂの工程、図３Ｅの工程、図３Ｆの工程、
図４Ｇの工程、図４Ｈの工程、図５Ｉの工程、図５Ｊの
工程で紫外線照射することができる。紫外線照射は上面
から、あるいは基板１の裏面から行うことができる。
【００３１】また、薄膜トランジスタ完成後は、図８Ｐ
の工程の後に、基板１の裏面から面内均一に紫外線照射
することができる。
の工程の後に、基板１の裏面から面内均一に紫外線照射
することができる。
【００３２】紫外線照射は、上記の図１Ｂ、図３Ｅ、図
３Ｆ、図４Ｇ、図４Ｈ、図５Ｉ、図５Ｊ、図８Ｐ後の各
工程の内、少なくともいずれか１つの工程で行えばよ
い。
３Ｆ、図４Ｇ、図４Ｈ、図５Ｉ、図５Ｊ、図８Ｐ後の各
工程の内、少なくともいずれか１つの工程で行えばよ
い。
【００３３】この紫外線照射によって、薄膜トランジス
タ５１，５２，５３のしきい値電圧Ｖｔｈをディプレッ
ションからエンハンスメントに制御することができる。
タ５１，５２，５３のしきい値電圧Ｖｔｈをディプレッ
ションからエンハンスメントに制御することができる。
【００３４】紫外線照射に関しては、照射領域に均一に
照射されることが第１条件である。紫外線の波長は４０
０ｎｍ以下、望ましくは２００ｎｍ〜４００ｎｍを用い
る。
照射されることが第１条件である。紫外線の波長は４０
０ｎｍ以下、望ましくは２００ｎｍ〜４００ｎｍを用い
る。
【００３５】図１０は、紫外線の照射時間、つまり積算
光量に対する薄膜トランジスタのしきい値電圧Ｖｔｈの
変化量ΔＶｔｈを示す特性図である。同図において●印
はＶｔｈ≒０．４Ｖ、○印はＶｔｈ≒１．６Ｖの場合で
ある。この図によれば、紫外線照射量としきい値電圧Ｖ
ｔｈのエンハンスメントへの変化量は比例している。
光量に対する薄膜トランジスタのしきい値電圧Ｖｔｈの
変化量ΔＶｔｈを示す特性図である。同図において●印
はＶｔｈ≒０．４Ｖ、○印はＶｔｈ≒１．６Ｖの場合で
ある。この図によれば、紫外線照射量としきい値電圧Ｖ
ｔｈのエンハンスメントへの変化量は比例している。
【００３６】また、図１１は、紫外線照射前のしきい値
電圧Ｖｔｈと、紫外線照射後のしきい値電圧Ｖｔｈの変
化量ΔＶｔｈとの相関を示す特性図である。□印で示す
しきい値電圧Ｖｔｈの低い方が変化量が大きく、△印で
示すしきい値電圧Ｖｔｈの大きい方が変化量が小さい。
電圧Ｖｔｈと、紫外線照射後のしきい値電圧Ｖｔｈの変
化量ΔＶｔｈとの相関を示す特性図である。□印で示す
しきい値電圧Ｖｔｈの低い方が変化量が大きく、△印で
示すしきい値電圧Ｖｔｈの大きい方が変化量が小さい。
【００３７】かかる図１０及び図１１より、しきい値電
圧Ｖｔｈの変化量ΔＶｔｈを、紫外線照射時間と紫外線
照射強度で制御することが可能となる。
圧Ｖｔｈの変化量ΔＶｔｈを、紫外線照射時間と紫外線
照射強度で制御することが可能となる。
【００３８】次に、本発明に係る液晶表示装置の製造方
法の実施例を説明する。図１２は、上述のアクティブマ
トリックス基板６５を用いて液晶表示装置を組立てる場
合の組立工程図である。
法の実施例を説明する。図１２は、上述のアクティブマ
トリックス基板６５を用いて液晶表示装置を組立てる場
合の組立工程図である。
【００３９】先ず、図９のアクティブマトリックス基板
を形成した後、工程７０で全面に配向膜を塗布形成し、
次いで工程７１で配向膜にラビング処理を施する。次
に、工程７２で基板の所定部上に、後述の対向電極基板
側の対向電極を導出するための端子部を塗布形成する。
を形成した後、工程７０で全面に配向膜を塗布形成し、
次いで工程７１で配向膜にラビング処理を施する。次
に、工程７２で基板の所定部上に、後述の対向電極基板
側の対向電極を導出するための端子部を塗布形成する。
【００４０】一方、石英ガラス基板の内面にカラーフィ
ルタを介して透明導電膜、例えばＩＴＯ膜による対向電
極を形成した対向電極基板を形成する。そして、工程７
３で対向電極基板の全面に配向膜を塗布形成し、続い
て、工程７４で配向膜にラビング処理を施す。次いで工
程７５で対向電極基板の内面周辺部上に封止剤を塗布す
る。
ルタを介して透明導電膜、例えばＩＴＯ膜による対向電
極を形成した対向電極基板を形成する。そして、工程７
３で対向電極基板の全面に配向膜を塗布形成し、続い
て、工程７４で配向膜にラビング処理を施す。次いで工
程７５で対向電極基板の内面周辺部上に封止剤を塗布す
る。
【００４１】そして、工程７６でアクティブマトリック
ス基板と対向電極基板をその封止剤を介して重ね合わせ
一体化する。
ス基板と対向電極基板をその封止剤を介して重ね合わせ
一体化する。
【００４２】次に、工程７７でダイシング処理して、各
液晶チップに分割する。その後、工程７８で液晶を注入
し、工程７９で注入口を封止し、工程８０で熱処理して
液晶表示装置の組立が完了する。
液晶チップに分割する。その後、工程７８で液晶を注入
し、工程７９で注入口を封止し、工程８０で熱処理して
液晶表示装置の組立が完了する。
【００４３】而して、本実施例においては、かかる液晶
表示装置の組立工程において、少なくとも薄膜トランジ
スタのゲート絶縁膜に紫外線を照射して薄膜トランジス
タのしきい値電圧Ｖｔｈを制御するようになす。
表示装置の組立工程において、少なくとも薄膜トランジ
スタのゲート絶縁膜に紫外線を照射して薄膜トランジス
タのしきい値電圧Ｖｔｈを制御するようになす。
【００４４】紫外線照射は、例えば液晶注入前に行うよ
うにする。例えば配向膜塗布前に行うことができ、液晶
チップの有効画素領域内に均一に照射する。周辺回路の
薄膜トランジスタへ紫外線照射することも可能である。
うにする。例えば配向膜塗布前に行うことができ、液晶
チップの有効画素領域内に均一に照射する。周辺回路の
薄膜トランジスタへ紫外線照射することも可能である。
【００４５】又は配向膜塗布後に紫外線照射することも
できる。このとき、紫外線照射で配向膜の特性が劣化す
ることが考えられるので、紫外線照射量を積算で３００
０ｍＪ／ｃｍ2 以下にする必要がある。
できる。このとき、紫外線照射で配向膜の特性が劣化す
ることが考えられるので、紫外線照射量を積算で３００
０ｍＪ／ｃｍ2 以下にする必要がある。
【００４６】また、重ね合わせた直後にアクティブマト
リックス基板の裏面から紫外線照射することもできる。
さらに、液晶注入後、例えば液晶表示装置完成後に紫外
線を照射することもできる。液晶注入後は、液晶の相転
移する温度であるＮＩ点を超えない温度で紫外線照射量
を積算で３０００ｍＪ／ｃｍ2 以下にする必要がある。
リックス基板の裏面から紫外線照射することもできる。
さらに、液晶注入後、例えば液晶表示装置完成後に紫外
線を照射することもできる。液晶注入後は、液晶の相転
移する温度であるＮＩ点を超えない温度で紫外線照射量
を積算で３０００ｍＪ／ｃｍ2 以下にする必要がある。
【００４７】液晶表示装置の組立工程における紫外線照
射は、液晶注入前である配向膜塗布前の工程、配向膜塗
布後の工程、また液晶注入後の工程のうち、少なくとも
いずれか１つの工程で行えばよい。紫外線照射は、石英
ガラス基板の裏面から行うことができる。
射は、液晶注入前である配向膜塗布前の工程、配向膜塗
布後の工程、また液晶注入後の工程のうち、少なくとも
いずれか１つの工程で行えばよい。紫外線照射は、石英
ガラス基板の裏面から行うことができる。
【００４８】この紫外線照射によって、液晶表示装置の
薄膜トランジスタのしきい値電圧、特に有効画素領域内
の画素スイッチング薄膜トランジスタのしきい値電圧Ｖ
ｔｈを制御することができる。液晶表示装置の組立工程
では、画素スイッチング薄膜トランジスタのみに紫外線
を照射して、そのしきい値電圧Ｖｔｈを制御することも
できる。
薄膜トランジスタのしきい値電圧、特に有効画素領域内
の画素スイッチング薄膜トランジスタのしきい値電圧Ｖ
ｔｈを制御することができる。液晶表示装置の組立工程
では、画素スイッチング薄膜トランジスタのみに紫外線
を照射して、そのしきい値電圧Ｖｔｈを制御することも
できる。
【００４９】上述したように、本実施例によれば、イオ
ン注入を用いることなく薄膜トランジスタのしきい値電
圧を制御することができる。従って、従来のような水素
化プロセスのばらつきに影響されず、しきい値電圧Ｖｔ
ｈを変動なく制御することができる。
ン注入を用いることなく薄膜トランジスタのしきい値電
圧を制御することができる。従って、従来のような水素
化プロセスのばらつきに影響されず、しきい値電圧Ｖｔ
ｈを変動なく制御することができる。
【００５０】また、紫外線照射によるので、薄膜トラン
ジスタ完成後の測定結果をもとにして、しきい値電圧Ｖ
ｔｈをエンハンスメントに制御することができる。高温
にすることがないので、膜ストレスの変化によるＡｌ配
線の断線の危険性が回避される。
ジスタ完成後の測定結果をもとにして、しきい値電圧Ｖ
ｔｈをエンハンスメントに制御することができる。高温
にすることがないので、膜ストレスの変化によるＡｌ配
線の断線の危険性が回避される。
【００５１】また、液晶表示装置完成後に画素スイッチ
ング薄膜トランジスタのディプレッションによる不良を
修正することができる。しきい値電圧の制御に高温処理
を用いないので、配向等に影響ない。
ング薄膜トランジスタのディプレッションによる不良を
修正することができる。しきい値電圧の制御に高温処理
を用いないので、配向等に影響ない。
【００５２】
【発明の効果】本発明によれば、紫外線照射で薄膜トラ
ンジスタのしきい値電圧Ｖｔｈを制御するので、製造工
程の制約を受けずに高精度のＶｔｈ制御ができる。
ンジスタのしきい値電圧Ｖｔｈを制御するので、製造工
程の制約を受けずに高精度のＶｔｈ制御ができる。
【００５３】従って、例えば液晶表示装置の製造に適用
した場合、画質に影響を与えることなく画素スイッチン
グトランジスタ等の薄膜トランジスタのＶｔｈ制御を容
易に行うことができる。
した場合、画質に影響を与えることなく画素スイッチン
グトランジスタ等の薄膜トランジスタのＶｔｈ制御を容
易に行うことができる。
【図１】Ａ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｂ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｂ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図２】Ｃ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｄ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｄ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図３】Ｅ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｆ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｆ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図４】Ｇ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｈ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｈ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図５】Ｉ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｊ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｊ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図６】Ｋ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｌ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｌ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図７】Ｍ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｎ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｎ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図８】Ｏ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図 Ｐ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
示す製造工程図 Ｐ 本発明の薄膜トランジスタの製法の一例を示す製造
工程図
【図９】Ｑ 本発明の薄膜トランジスタの製法の一例を
示す製造工程図
示す製造工程図
【図１０】本発明の説明に供する紫外線照射時間としき
い値電圧の変化量ΔＶｔｈの関係を示す特性図である。
い値電圧の変化量ΔＶｔｈの関係を示す特性図である。
【図１１】本発明の説明に供する紫外線照射前のしきい
値電圧Ｖｔｈと紫外線照射線によるしきい値電圧の変化
量ΔＶｔｈの相関を示す特性図である。
値電圧Ｖｔｈと紫外線照射線によるしきい値電圧の変化
量ΔＶｔｈの相関を示す特性図である。
【図１２】本発明の液晶表示装置の製法の一例を示す工
程図である。
程図である。
１ 石英ガラス基板 ２，２１，２２，２３ 多結晶シリコン薄膜 ３ 画素形成部 ４ 周辺回路部 ２４ ＳｉＯ2 膜（ゲート絶縁膜） ２５ ボロン イオン注入 ２６ レジストマスク ２７ 砒素イオン注入 ２８ Ｓｉ3 Ｎ4 膜（ゲート絶縁膜） ３１，３２，３３ ゲート電極 ３５ リンイオン注入 ３８ 砒素イオン注入 ４６ ボロンイオン注入 ５１，５２，５３ 薄膜トランジスタ ５５，６１ ＰＳＧ膜 ５７，５８，５９ Ａｌ−Ｓｉ電極 ６０ Ａｌ−Ｓｉ信号線 ６４ 画素電極 ６５ アクティブマトリックス基板
Claims (1)
- 【請求項１】 薄膜トランジスタの製造において、少な
くともチャネル領域上のゲート絶縁膜に紫外線を照射し
て、しきい値電圧を制御する工程を有することを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30664693A JP3297955B2 (ja) | 1993-12-07 | 1993-12-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30664693A JP3297955B2 (ja) | 1993-12-07 | 1993-12-07 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161994A true JPH07161994A (ja) | 1995-06-23 |
| JP3297955B2 JP3297955B2 (ja) | 2002-07-02 |
Family
ID=17959614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30664693A Expired - Fee Related JP3297955B2 (ja) | 1993-12-07 | 1993-12-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297955B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008139669A1 (ja) * | 2007-05-14 | 2008-11-20 | Sharp Kabushiki Kaisha | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| US20090085843A1 (en) * | 2007-09-27 | 2009-04-02 | Sony Corporation | Electronic device, manufacturing method of the same and electronic apparatus |
-
1993
- 1993-12-07 JP JP30664693A patent/JP3297955B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008139669A1 (ja) * | 2007-05-14 | 2008-11-20 | Sharp Kabushiki Kaisha | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| US20090085843A1 (en) * | 2007-09-27 | 2009-04-02 | Sony Corporation | Electronic device, manufacturing method of the same and electronic apparatus |
| US8269905B2 (en) | 2007-09-27 | 2012-09-18 | Sony Corporation | Electronic device, manufacturing method of the same and electronic apparatus |
| TWI386739B (zh) * | 2007-09-27 | 2013-02-21 | Sony Corp | 電子裝置，其製造方法及電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3297955B2 (ja) | 2002-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6011274A (en) | X-ray imager or LCD with bus lines overlapped by pixel electrodes and dual insulating layers therebetween | |
| US5994721A (en) | High aperture LCD with insulating color filters overlapping bus lines on active substrate | |
| US6118506A (en) | Electro-optical device and method of fabricating same | |
| US6016181A (en) | Liquid crystal device having column spacers with portion on each of the spacers for reflecting or absorbing visible light and method for fabricating the same | |
| JP3968484B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5168074A (en) | Active matrix liquid crystal display fabrication for grayscale | |
| US20030092224A1 (en) | Semiconductor doping method and liquid crystal display device fabricating method using the same | |
| US6043113A (en) | Method of forming self-aligned thin film transistor | |
| JP4017240B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH09127556A (ja) | 表示装置及びその駆動方法 | |
| JP3297955B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2001100247A (ja) | アクティブマトリクス型液晶表示装置及びその製造方法 | |
| JP2002141514A (ja) | ボトムゲート型薄膜トランジスタ及びその製造方法 | |
| JP2000305483A (ja) | アクティブマトリクス基板の製造方法 | |
| KR100425159B1 (ko) | 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자 | |
| JPH10189450A (ja) | 半導体装置の製造方法 | |
| JPH08279615A (ja) | 表示用薄膜半導体装置の製造方法 | |
| JPH06350089A (ja) | 逆スタガード型薄膜電界効果トランジスタ | |
| JPH10189996A (ja) | 薄膜半導体装置の製造方法 | |
| KR0156180B1 (ko) | 액정표시 소자의 제조방법 | |
| JP2000036602A (ja) | 薄膜トランジスタ及びその製造方法と表示装置 | |
| JP3395470B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP2852919B2 (ja) | 液晶表示装置 | |
| JP2003215615A (ja) | 液晶表示装置及びその製造方法 | |
| KR100459211B1 (ko) | 폴리실리콘 박막트랜지스터 및 그 제조방법 그리고, 이를적용한 액정표시소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080419 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090419 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090419 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20100419 |
|
| LAPS | Cancellation because of no payment of annual fees |