JPH07161866A - Lsiチップキャリア構造 - Google Patents

Lsiチップキャリア構造

Info

Publication number
JPH07161866A
JPH07161866A JP30891993A JP30891993A JPH07161866A JP H07161866 A JPH07161866 A JP H07161866A JP 30891993 A JP30891993 A JP 30891993A JP 30891993 A JP30891993 A JP 30891993A JP H07161866 A JPH07161866 A JP H07161866A
Authority
JP
Japan
Prior art keywords
lsi
connection
chip carrier
lsi chip
pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30891993A
Other languages
English (en)
Inventor
Yuichi Miyazaki
裕一 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP30891993A priority Critical patent/JPH07161866A/ja
Publication of JPH07161866A publication Critical patent/JPH07161866A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】フリップチップを実装するLSIチップキャリ
アにおいて、チップとキャリア基板との接続信頼性およ
びキャリア基板と配線基板との接続信頼性を向上させる
ことを目的とする。 【構成】LSIチップのパッドに対抗して配置されたキ
ャリア基板の接続ピンが、キャリア基板を貫通して具備
されており、その接続ピンがLSIチップの接続パッド
に半田等で接続されている構造である。その際、接続ピ
ンはアスペクト比が2:1以上で、さらに、キャリア基
板外に出ているピン長とキャリア基板の厚さの比が2:
1以上であることを特徴とする。本発明には、接続信頼
性向上と、キャリア基板と配線基板の材料が限定されな
いという効果がある。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、情報処理装置等の電子
機器に使用される集積回路LSIの実装構造に関する。
【0002】
【従来の技術】近年、情報処理装置等に使用される集積
回路の集積度は増加の一途をたどる一方であり、それに
従い、LSIの端子数や消費電力も増大している。これ
に伴って、実装密度が高く、信頼性が高く、冷却効率の
良好なLSI実装構造が必要となってきている。
【0003】その一例は第41回エレクトロニックコン
ポーネントアンドテクノロジーコンファレンス(41t
h ELECTRONIC COMPONENT &
TECHNOLOGY CONFERENCE(ECT
C):PP.693−703,1991)を参照でき
る。図6を参照すると、この技術では、回路面に半田バ
ンプB25を有するLSIチップ6がフェースダウンで
薄膜層26を表面に有するベース基板21に実装されて
いる。キャップ22は半田D23でLSIチップ6の裏
面に、半田C20でベース基板にそれぞれ接続されてい
る。これによって、LSIチップ6を気密封止すること
が可能となる。また、LSIチップ6で発生した熱は、
LSIチップ6自身を伝わって裏面のキャップ22から
キャリア外へ排出される。
【0004】他の従来技術として特開平2−2151号
公報を参照できる。図7を参照すると、半田バンプB2
5を有するLSIチップ6はキャリア基板19に接続さ
れ、さらにキャリア基板19は樹脂基板15へ半田バン
プA24にて接続されている。うSIチップ6とキャリ
ア基板19との間およびキャリア基板19と樹脂基板1
5との間には封止樹脂16が充填されている。この封止
樹脂の充填によって、半田付け部の寿命向上および補強
が行われている。
【0005】
【発明が解決しようとする課題】上述した従来のLSI
チップ実装構造においては次のような問題があった。図
6を参照すると、LSIの動作のオン/オフによる温度
差によりLSIチップとベース基板との間で大きな熱応
力が発生し、半田やLSIチップ、ベース基板にクラッ
クが発生してしまう。この熱応力発生を抑えるために基
板材料をシリコンSiの熱膨張係数に近いものを選択す
る必要性が発生し、使用可能な基板材料が大幅に制限さ
れてしまう。
【0006】図7を参照すると、半田接続部の信頼性確
保のためLSIチップと基板との間に樹脂を充填してい
るが、この工程が入ることによる組立工数の増加や材料
面でのコストアップにつながるといった問題があった。
【0007】
【課題を解決するための手段】本発明の第1の構造は回
路面に複数の接続端子を有するLSIチップと、これら
LSIチップをフェイスダウンで搭載するチップキャリ
ア基板とを備えた半導体装置のチップキャリア構造であ
って、前記チップキャリア基板の表面から裏面まで貫通
した接続ピンとこの接続ピンに対抗して配置され前記接
続ピンと接続された前記LSIチップの接続端子とを含
む。
【0008】この第1の構造の1つの特徴は、前記チッ
プキャリア基板外の前記接続ピンのピン長と前記チップ
キャリア基板内の前記接続ピンのピン長の比が2:1以
上であり、前記ピンのアスペクトが2:1以上であるこ
とにある。
【0009】
【実施例】次に本発明の一実施例について、図面を参照
して詳細に説明する。
【0010】図1および図2を参照すると、本発明の第
1の実施例は、キャリア基盤1を貫通したスルーホール
4が狭ピッチでキャリア基板1に設けられ、そのスルー
ホール4の側面には銅(Cu)合金等のスルーホールメ
タライズ5が施されている。高密度実装を行うため、こ
の実施例ではキャリア基板厚は0.5mm〜2mmのも
のが好ましく、標準的に1mmのものが使用される。ま
た、スルーホール4は直径0.1mm〜0.2mmであ
り、スルーホールピッチは0.2mm〜0.4mmであ
る。キャリア基板には、アルミナ、窒化アルミニウム
(AlN)といった無機材料から、ポリイミド、エポキ
シといった有機材料まで広範囲の絶縁材料を使用するこ
とができる。また、スルーホールの形成は、ドリル、レ
ーザービームあるいは電子ビームで行われる。
【0011】このスルーホール4を施したキャリア基板
1にニッケル(Ni)−金(Au)メッキを施した接続
ピン2がスルーホール4へ位置合わせされて挿入され
る。次にろう材3がスルーホール4と接続ピン2の間隙
に充填されて接続ピン2とキャリア基板1とに取り付け
られることによって、ピン付きキャリア基板が得られ
る。ろう材3はキャリア基板1が無機材料の場合、銀
(Ag)ろう、銅(Cu)ろう、金(Au)/スズ(S
n)合金等が使用される。キャリア基板が有機材料の場
合は、ろう材3は低熱膨張の樹脂が使用される。また、
接続ピン2の材質はアルミ合金、コバール等が使用され
る。接続ピン2の各ピン間高さのバラツキは30ミクロ
ン(μm)程度になるようにする。これにより、LSI
チップ6との接続を良好に行うことができる。
【0012】接続ピン2の形状は、直径0.08mm〜
0.15mmといった非常に微小なものである。また、
接続ピン2の長さは、基板外の表裏合わせたピン長さが
基板内長さの2倍以上になるようにする。例えば、キャ
リア基板1厚が1mmの場合には、接続ピン2は全体で
3mmの長さのものを使用した場合、基板外の長さは表
裏片側で各々1mmの長さとなる。この接続ピン2が、
LSIチップ6とキャリア基板1との間で発生した熱応
力を吸収緩和する。
【0013】このようにして接続ピン2を取り付けたキ
ャリア基板1をLSIチップ6の接続端子7へ半田A8
によって接続した構造について図2を参照して説明す
る。
【0014】図2を参照すると、LSIチップ6の接続
端子7は接続ピン2と同じピッチにて接続ピン2と1対
1に配列されており、LSIチップ6とキャリア基板1
とは、接続ピン2と接続端子7との対応が合うように位
置合わせが行われて取り付けられる。この際、接続端子
7の先端の高さバラツキが30ミクロン(μm)である
ためLSIチップ6への取付けは容易かつ確実に行うこ
とが可能である。
【0015】LSIチップ6へのキャリア基板1の取付
け後の接続信頼性は、接続ピン2の長さが長いことから
十分に高いものが得られる。したがって、キャリア基板
1とLSIチップ6との間隙への樹脂充填の必要性がな
くなり、製造工程および材料の削減が達成される。
【0016】次に本発明の第2の実施例について図3を
参照して詳細に説明する。
【0017】図3を参照すると、本発明の第2の実施例
の特徴は第1の実施例と比較して、裏面側のピン9がバ
ンプ上に形成されているところにある。
【0018】このため、本発明の第3の実施例ではキャ
リア基板を搭載する配線基板への半田供給量が一定にな
り、キャリア取付けが非常に容易になるという利点があ
る。
【0019】次に本発明の第3の実施例について図4を
参照して詳細に説明する。図4を参照すると本発明の第
3の実施例の特徴は、接続ピン2を有するキャリア基板
1にキャップを取り付けたことにある。キャップ10は
LSIチップ6の回路面の反対面に熱伝導性の接着剤で
ダイ接続12され、さらに、LSIチップ6を気密封止
を行うために、キャップ10とキャリア基板1とがシー
ル材11で接合されている。キャップには、良熱伝導性
のものでかつ熱膨張率がLSIチップ6に近いもの、例
えば、窒化アルミニウム(AlN)、炭化ケイ素(Si
C)、銅(Cu)、タングステン(W)等の合金が使用
される。また、ダイ接続12には銀(Ag)入りエポキ
シ系接着剤、ダイヤモンドあれいは窒化ホウ素(BN)
フィラー入りエポキシ接着剤、半田合金等が使用され
る。
【0020】本発明の第3の実施例では、これらの良熱
伝導材料を使用することにより、LSIチップ6の表面
で発生した熱は、LSIチップ6自身を通って、ダイ接
着剤12を介してキャップ10に伝搬しキャリア外へ排
出される。また、この構造によるキャップの効果は、冷
却効率の向上の他に、気密封止によりLSIチップ6を
湿気、ゴミ等から保護するという高信頼性キャリアが得
られるという効果もある。
【0021】次に本発明の第4の実施例について図面を
参照して詳細に説明する。
【0022】図1を参照すると、本発明の第4の実施例
は、第3の実施例でキャップで封止されたキャリア基板
1を多層配線基板14に半田B13にて接続している構
造である。半田B13は、半田A8よりも融点が低いも
のが使用される。例えば、半田B13に63スズ(S
n)/37鉛(Pb)半田が使用され、半田A8に5ス
ズ(Sn)/95鉛(Pb)半田が使用される。
【0023】本発明の第4の実施例では、配線基板14
は高密度実装されるため多層プリント板となっており、
キャリア基板1はそのプリント配線基板14上に多数個
搭載され高密度実装を達成する。また、接続ピン2のキ
ャリア基板外のピン長が長いため、配線基板14と接続
ピン2との接続信頼性は従来に比べ格段に向上する。
【0024】
【発明の効果】キャリア基板に基板を貫通した長いピン
を取り付けたことにより、LSIの動作、非動作による
LSIチップとキャリア基板との間に生じる熱応力を大
幅に緩和することが可能となるため、熱応力による半田
クラック、LSIチップへのクラック等半導体装置の故
障を大幅に減少させることができるため、半導体装置の
信頼性を向上させることが可能となる。また、キャリア
基板の材料選択の制約がなくなるため、従来の半導体装
置に使われてきたパッケージと同等の実装密度、性能お
よび信頼性を有するパッケージを容易かつ安価に入手す
ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す図。
【図2】本発明の第1の実施例を示す図。
【図3】本発明の第1の実施例を示す図。
【図4】本発明の第2の実施例を示す図。
【図5】本発明の第3の実施例を示す図。
【図6】従来技術を説明するための図。
【図7】従来技術を説明するための図。
【符号の説明】
1 キャリア基盤 2 接合ピン 3 ろう材 4 スルーホール 5 スルーホールメタライズ 6 LSIチップ 7 接続端子 8 半田A 9 バンプ状ピン 10 キャップ 11 シール材 12 ダイ接着剤 13 半田B 14 配線基板 15 樹脂基板 16 封止樹脂 17 銀ペースト 18 ピン 19 キャリア基板 20 半田C 21 ベース基板 22 キャップ 23 半田D 24 半田バンプA 25 半田バンプB

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 回路面に複数の接続端子を有するLSI
    チップと、これらLSIチップをフェイスダウンで搭載
    するチップキャリア基盤とを備えた半導体装置のチップ
    キャリア構造であって、 前記チップキャリア基板の表面から裏面まで貫通した接
    続ピンと、 この接続ピンに対抗して配置され前記接続ピンと接続さ
    れた前記LSIチップの接続端子とを含むことを特徴と
    するLSIチップキャリア構造。
  2. 【請求項2】 前記接続ピンと前記LSI接続端子と
    が、スズ(Sn)/鉛(Pb)合金、金(Au)/スズ
    (Sn)合金、または導電性樹脂で接続されることを特
    徴とする請求項1記載のLSIチップキャリア構造。
  3. 【請求項3】 前記チップキャリア基板外の前記接続ピ
    ンのピン長と前記チップキャリア基板内の前記接続ピン
    のピン長の比が2:1以上であり前記ピンのアスペクト
    比が2:1以上であることを特徴とする請求項1記載の
    LSIチップキャリア構造。
  4. 【請求項4】 前記チップキャリア基板の前記接続ピン
    の前記LSIチップ搭載面の反対面側の先端がバンプ状
    となっていることを特徴とする請求項1または2記載の
    LSIチップキャリア構造。
  5. 【請求項5】 前記LSIチップキャリア基板にキャッ
    プをかぶせたことを特徴とする請求項1,2または3記
    載のLSIチップキャリア構造。
  6. 【請求項6】 前記LSIチップキャリア基板を多層配
    線基板上に搭載したことを特徴とする請求項1,2,3
    または4記載のLSIチップキャリア構造。
JP30891993A 1993-12-09 1993-12-09 Lsiチップキャリア構造 Pending JPH07161866A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30891993A JPH07161866A (ja) 1993-12-09 1993-12-09 Lsiチップキャリア構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30891993A JPH07161866A (ja) 1993-12-09 1993-12-09 Lsiチップキャリア構造

Publications (1)

Publication Number Publication Date
JPH07161866A true JPH07161866A (ja) 1995-06-23

Family

ID=17986860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30891993A Pending JPH07161866A (ja) 1993-12-09 1993-12-09 Lsiチップキャリア構造

Country Status (1)

Country Link
JP (1) JPH07161866A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0804057A2 (en) * 1996-04-26 1997-10-29 NGK Spark Plug Co. Ltd. Improvements in or relating to connecting board for connection between base plate and mounting board
US6033936A (en) * 1997-10-28 2000-03-07 Nec Corporation Method of mounting an LSI package
US6115913A (en) * 1996-04-26 2000-09-12 Ngk Spark Plug Co., Ltd. Connecting board
JP2002305361A (ja) * 2001-04-05 2002-10-18 Casio Micronics Co Ltd フレキシブル配線基板およびその製造方法並びにフレキシブル配線基板の接合構造およびその接合方法
JP2008004688A (ja) * 2006-06-21 2008-01-10 Noda Screen:Kk 半導体パッケージ
JP2008153359A (ja) * 2006-12-15 2008-07-03 Sharp Corp 半導体装置および半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0804057A2 (en) * 1996-04-26 1997-10-29 NGK Spark Plug Co. Ltd. Improvements in or relating to connecting board for connection between base plate and mounting board
US6080936A (en) * 1996-04-26 2000-06-27 Ngk Spark Plug Co., Ltd. Connecting board with oval-shaped protrusions
US6115913A (en) * 1996-04-26 2000-09-12 Ngk Spark Plug Co., Ltd. Connecting board
US6148900A (en) * 1996-04-26 2000-11-21 Ngk Spark Plug Co., Ltd. Connecting board for connection between base plate and mounting board
US6033936A (en) * 1997-10-28 2000-03-07 Nec Corporation Method of mounting an LSI package
JP2002305361A (ja) * 2001-04-05 2002-10-18 Casio Micronics Co Ltd フレキシブル配線基板およびその製造方法並びにフレキシブル配線基板の接合構造およびその接合方法
JP2008004688A (ja) * 2006-06-21 2008-01-10 Noda Screen:Kk 半導体パッケージ
JP2008153359A (ja) * 2006-12-15 2008-07-03 Sharp Corp 半導体装置および半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US4724472A (en) Semiconductor device
US9123869B2 (en) Semiconductor device with a light emitting semiconductor die
US6262489B1 (en) Flip chip with backside electrical contact and assembly and method therefor
JP3239909B2 (ja) 積層可能な三次元マルチチップ半導体デバイスとその製法
US5766975A (en) Packaged integrated circuit having thermal enhancement and reduced footprint size
US5701032A (en) Integrated circuit package
US7420814B2 (en) Package stack and manufacturing method thereof
US20020038908A1 (en) Thermal enhanced ball grid array package
JPH08153834A (ja) Mcmキャリア
JPH0756887B2 (ja) 半導体パッケージ及びそれを用いたコンピュータ
US6351389B1 (en) Device and method for packaging an electronic device
JPH07161866A (ja) Lsiチップキャリア構造
US5966803A (en) Ball grid array having no through holes or via interconnections
US7256486B2 (en) Packaging device for semiconductor die, semiconductor device incorporating same and method of making same
US7279355B2 (en) Method for fabricating a packaging device for semiconductor die and semiconductor device incorporating same
JP2000323610A (ja) フィルムキャリア型半導体装置
KR100675030B1 (ko) 집적 회로 패키지
US7023082B2 (en) Semiconductor package and manufacturing method thereof
JP2936819B2 (ja) Icチップの実装構造
JPH05144971A (ja) チツプキヤリア構造
JPH10256413A (ja) 半導体パッケージ
KR100203932B1 (ko) 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지
JP3432552B2 (ja) 窒化アルミニウム多層基板
JP3373084B2 (ja) 半導体パッケージ
JP2956480B2 (ja) Bga型半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19960423