JPH07161761A - 半導体装置 - Google Patents

半導体装置

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JPH07161761A
JPH07161761A JP5311823A JP31182393A JPH07161761A JP H07161761 A JPH07161761 A JP H07161761A JP 5311823 A JP5311823 A JP 5311823A JP 31182393 A JP31182393 A JP 31182393A JP H07161761 A JPH07161761 A JP H07161761A
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JP
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lead terminal
semiconductor device
semiconductor element
pad
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JP5311823A
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Koichi Ikeda
宏一 池田
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Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
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Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 本発明は、多種多様の仕様に対応する半導体
装置に関し、複数のリード端子の機能を容易に変更でき
る半導体装置を得ることを目的とする。 【構成】 内部回路に接続されるボンディングパッド３
を表面に有する半導体素子２と、該半導体素子２表面の
ボンディングパッド３にワイヤー５を介して接続される
複数のリード端子４とを有し、該リード端子４の端部が
導出されるように前記半導体素子２が封止されてなる半
導体装置において、前記ボンディングパッド３は、一列
に並んだ同一機能のパッド群が、その機能毎に前記半導
体素子２の略中央部に複数列形成されており、同一機能
のパッド群中の１ヶ所にリード端子４がワイヤー５を介
して接続される構成とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多種多様の仕様に対応
する半導体装置に関する。汎用品の半導体装置におい
て、顧客の要求は多種多様であり、様々な要求に対して
容易に配線の変更を行うことのできるものが望まれてい
る。
【０００２】
【従来の技術】図５に従来の半導体装置の断面図、及び
平面図を示す。図５（ａ）は、ＤＩＰ（Dual In-line P
ackage）型の半導体装置の断面図であり、図５（ｂ）
は、図５（ａ）におけるモールド樹脂を省いた状態の平
面図である。
【０００３】通常、このような半導体装置３１は、図５
（ａ）から明らかなように、ステージ３７上に搭載され
る半導体素子３２の周辺に複数のリード端子３４が配置
されており、このリード端子３４の一端と半導体素子３
２上に形成されているボンディングパッド３３とがワイ
ヤボンディングによって接続され、リード端子３４の他
端が外部に導出するように、モールド樹脂３６により封
止されている。
【０００４】半導体素子３２上に形成される複数のボン
ディングパッド３３は、内部回路に接続され、それぞれ
電源用、入力信号用等その機能が決まっている。このよ
うなパッド３３は図５（ｂ）に示すように、半導体素子
３２の周囲部に形成されており、リード端子３４と１対
１に対応して、ワイヤー３５により接続されている。
【０００５】ワイヤー３５による接続は、ショート等を
発生させることのないように、近い位置で対向するパッ
ド３３とリード端子３４とを、ワイヤー３５が交差する
ことなく行う必要があるため、回路の設計時におけるパ
ッドレイアウトによって、各リード端子３４の機能も必
然的に決定されていることになる。しかしながら、半導
体装置３１を実装基板に実装する場合、周囲に実装され
る別の半導体装置等の電子部品の違いによって、好まし
いリード端子配列（各リード端子３４の機能）も異なっ
てくる。従って、図５に示すような構成であると、半導
体装置そのものの機能は同様であっても、周囲に実装さ
れる電子部品に応じて、異なるリード端子配列の半導体
装置を用意する必要がある。
【０００６】このように、異なるリード端子配列の複数
の半導体装置を用意する必要をなくすために、図６に示
すように半導体装置３１の各リード端子３４の機能を変
更するためのソケット３８を介在させる技術も考えられ
ている。これは、ソケット３８内に所定の配線を形成す
ることで、リード端子３４の配列を変えるものである。
【０００７】また、異なる仕様のものに対応させるた
め、図７に示すような半導体装置４１も考えられてい
る。この半導体装置４１は、特開昭61-32436号公報に記
載されるものであり、ボンディングパッド４３を必要最
小限の間隔でできるだけ多く半導体素子４２上に形成
し、任意のボンディングパッド４３を選択して入出力回
路部４６との配線４７を行うものである。
【０００８】
【発明が解決しようとする課題】上述したように、図５
に示す従来の半導体装置３１は回路設計の段階で各リー
ド端子３４の機能が決定されていることから、実装基板
に実装される周囲の電子部品が変更されることにより、
異なる配列のリード端子が必要となった場合は別の半導
体装置を用意する必要がある。
【０００９】また、周囲に実装される電子部品が変更さ
れても、同一のリード端子配列の半導体装置を使用可能
にするためには、図６に示すように各リード端子３４の
機能を変更するソケット３８を介在させる必要がある
が、このソケット３８を用いる場合も、結局リード端子
の配列変更の違いによって配線の異なる複数のものが必
要となる。
【００１０】更に、多くのボンディングパッド４３を形
成しておく図７（特開昭61-32436号公報）に示される技
術は、入出力回路部４６とボンディングパッド４３との
接続を行っているアルミニウム等の配線４７を変更しな
ければならず、このような配線を施すためのウエハプロ
セスの段階で各リード端子の機能は決定されるため、そ
の後の端子配列の変更はできず、やはりリード端子配列
の自由度は低いものである。
【００１１】本発明は、上記課題を解決して、リード端
子の機能を容易に変更できる半導体装置を得ることを目
的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
の本発明は、内部回路に接続されるボンディングパッド
３を表面に有する半導体素子２と、該半導体素子２表面
のボンディングパッド３にワイヤー５を介して接続され
る複数のリード端子４とを有し、該リード端子４の端部
が導出されるように前記半導体素子２が封止されてなる
半導体装置において、前記ボンディングパッド３は、一
列に並んだ同一機能のパッド群が、その機能毎に前記半
導体素子２の略中央部に複数列形成されており、同一機
能のパッド群中の１ヶ所にリード端子４がワイヤー５を
介して接続されていることを特徴とする。
【００１３】
【作用】上記手段によれば、ワイヤーボンディング時の
接続パッドの選択により、各リード端子の機能を変更す
ることができるため、端子配列の異なる半導体装置を容
易に得ることが可能となる。
【００１４】
【実施例】以下に、本発明の実施例を説明する。図１
は、本発明の一実施例の半導体装置を示すものであり、
図１（ａ）は断面図、図１（ｂ）はモールド樹脂を省略
した状態の平面図である。本実施例の半導体装置１は、
各種プロセスを経て個片化された半導体素子２の表面に
形成されたボンディングパッド３とリード端子４とがワ
イヤー５によって接続され、リード端子４の一部が外部
に導出されるように、半導体素子２がモールド樹脂６に
て封止された構成となっている。
【００１５】図１（ａ）（ｂ）に示すように、本実施例
では、半導体素子２表面の中央部に集中するようにボン
ディングパッド３を形成していることを特徴としてい
る。このボンディングパッド３は同一機能のものを複数
個形成しておき、リード端子４との接続の組み合わせを
変えることでリード端子４の各機能を変更することがで
きる。
【００１６】図１（ｂ）において、Ａ〜Ｄは各パッド３
の機能を示しており、同じ機能のパッドを２個ずつ設け
ている。ワイヤーボンディングの際に各リード端子４に
対して接続するボンディングパッド３（Ａ〜Ｄ）を適宜
選択する。例えば、図（ｂ）に示すように接続すれば、
リード端子４ａの機能はＡ、リード端子４ｂの機能は
Ｂ、リード端子４ｃの機能はＤ、リード端子４ｄの機能
はＣとなる。この接続の組み合わせを変えれば、リード
端子４ａ〜４ｅはＡ〜Ｄのいずれの機能にも変更するこ
とができる。
【００１７】また、その下段の各パッドの機能をＥ〜Ｈ
と設定して、ワイヤーボンディグ時にリード端子４ｅ〜
４ｈとの接続を同様に選択することで、各リード端子４
の機能を決定する。以上説明した図１の実施例では、横
方向の同一列の左右にリード端子４が備えられているた
め、ワイヤー５が重なるような接続（例えばリード端子
４ａをパッドＤに、リード端子４ｃをパッドＡに接続す
ること）はできない。
【００１８】そこで、更に各リード端子４とボンディン
グパッド３との自由度が高くなる第一実施例の変形例を
図２により説明する。図２は、モールド樹脂を省略した
半導体装置１’の平面図であり、半導体素子２’の中央
部にＡ〜Ｄの４種類の機能を有するボンディングパッド
３’を４個ずつ１６個設け、この１６個のボンディング
パッド３’に対して横方向の各列に１本ずつ４本のリー
ド端子４’を備えるものである。
【００１９】本実施例の場合、リード端子４’を高密度
に設けることはできないが、同一列にリード端子４’は
１本のみであるため、どのような組み合わせの接続も可
能になりその自由度はきわめて高くなる。図２では、リ
ード端子４ａ’が機能Ｂ、リード端子４ｂ’が機能Ａ、
リード端子４ｃ’が機能Ｃ、リード端子４ｄ’が機能Ｄ
となっている。
【００２０】次に、リード端子とボンディングパッドと
の接続ではなく、内部回路とボンディングパッドとの接
続において端子配列を容易に変更できる第二実施例を説
明する。図３は、モールド樹脂を省略して配線を模式的
に示した第二実施例の半導体装置１１の平面図である。
【００２１】本実施例の半導体装置１１は、まず図３
（ａ）に示すとおり、半導体素子１２上に内部回路１８
と所定の配線により接続される複数の機能パッド１７
と、この配線とマトリクス状になるよう交差する配線が
接続されるボンディングパッド１３とを形成し、各配線
のマトリクス接点部をヒューズ１９によって接続した状
態にする。
【００２２】尚、各機能パッド１７は、ＰＰ試験時にボ
ンディングパッドと共にプローブピンを接触するための
試験用パッドとなっている。このように、ヒューズ１９
を介してマトリクス状に接続した機能パッド１７とボン
ディングパッド１３に対して、ＰＰ試験においてプロー
ブピンを接触させて試験を行うが、この際に不要な部分
には大電流を流すことでヒューズ１９を切断して、必要
な部分のみ接続状態を保持させる。
【００２３】図３（ｂ）は、図３（ａ）の状態から所定
のヒューズ１９を切断することで、ボンディングパッド
１３ａが機能Ｃ、パッド１３ｂが機能Ｄ、パッド１３ｃ
が機能Ｂ、パッド１３ｄが機能Ａとなった状態を示すも
のである。このような各機能にするためには、上記組み
合わせ以外の試験を行う際に大電流を流す。
【００２４】例えばボンディングパッド１３ａを例に説
明すると、図３（ａ）において、まずパッド１３ａと機
能パッドＡとにプローブピンを接触させて試験を行って
いる際には大電流を流してヒューズを切断し、次にパ
ッド１３ａと機能パッドＢとの試験時にも大電流を流す
ことでヒューズを切断する。そしてパッド１３ａと機
能パッドＣとの試験の際には大電流を流すことなく、ヒ
ューズは接続状態を保持する。更に、パッド１３ａと
機能パッドＤとの試験時には大電流を流してヒューズ
を切断する。
【００２５】以上のように、ヒューズ，，を切断
して、ヒューズの接続状態を保持することにより、ボ
ンディングパッド１３ａは機能Ｃを有することになる。
ボンディグパッド１３ｂ〜１３ｄについても同様に、試
験時に所望のヒューズのみを残すことにより、各機能を
付与することができる。以上のような処理を施すことに
より、図３（ｂ）に示すような配線となり、適宜機能を
決定された各パッド１３にワイヤー１５によって接続さ
れるリード端子１４の機能が決定される。
【００２６】本実施例においても、図２の変形例同様ど
のような組み合わせの配線も可能であり、その端子配列
の自由度は高いものとなる。尚、本実施例においては、
ＰＰ試験時に大電流を流すことで、ヒューズ１９を切断
したが、例えばプロセスカバー膜工程時にレーザーによ
ってヒューズ１９を切断することによっても同様に各リ
ード端子１４の機能を自由に変更することが可能とな
る。
【００２７】第一，第二実施例が顧客の要求に応じて製
造側で端子配列変更を行ったのに対して、顧客側にて端
子配列の変更を可能とする第三実施例を図４を参照しな
がら説明する。図４は、モールド樹脂を省略して配線を
模式的に示した第三実施例の半導体装置２１の平面図で
ある。
【００２８】本実施例における半導体装置２１は、図４
に示すとおり、半導体素子２２上に内部回路２８より各
機能Ａ〜Ｄを有する配線が引き出されて、各配線の配列
を決定するメモリー例えばＰＲＯＭ２９とゲート２７ａ
を介して、それぞれの機能を有する配線が各ボンディン
グパッド２３に接続されている。一方、内部回路１８よ
り引き出される配線は、書込み可能なメモリー例えばＯ
ＰＲＯＭ３０とゲート２７ｂを介すことによっても各ボ
ンディングパッド２３に接続されている。
【００２９】そして各ゲート２７ａ，２７ｂの切替えは
ＯＰＲＯＭ３０によって行うことができるようになって
いる。尚、各ボンディングパッド２３は、半導体素子２
２周辺に位置するリード端子２４とワイヤーボンディン
グによって接続されている。本実施例の半導体装置２１
においては、所定の端子配列となるようにＰＲＯＭ２９
の記憶状態によって決定されているが、製品納入後にＯ
ＰＲＯＭ３０に対して処理を施すことで、予め決定され
ている端子配列とは異なる配列に変更することが可能と
なっている。即ち、顧客自らが必要に応じて端子配列を
容易に変更することができるものである。
【００３０】図４に示す半導体装置２１の場合は、ＰＲ
ＯＭ２９内に示すようなマトリクス交差部の接続を設定
することによって、リード端子２４ａが機能Ｄ、リード
端子２４ｂが機能Ｂ、リード端子２４ｃが機能Ｃ、リー
ド端子２４ｄが機能Ａとなるように予め設定されてい
る。そして、顧客側は製品納入後にＯＰＲＯＭ３０に所
定の処理を施すことによって、ＯＰＲＯＭ３０内に示す
ようなマトリクス交差部の接続を設定すると共に、ゲー
ト２７ａ，２７ｂの切替えを行うことにより、リード端
子２４ａを機能Ａ、リード端子２４ｂを機能Ｃ、リード
端子２４ｃを機能Ｄ、リード端子２４ｄを機能Ｂに変更
している。
【００３１】以上説明したとおり、本実施例によれば、
製品納入後の最終的な段階で顧客自らが端子配列の変更
を行うことができるため、その端子配列の自由度は極め
て高いものとなる。
【００３２】
【効果】本発明によれば、半導体装置製造の最終的な段
階において、複数のリード端子の各機能の変更を容易に
行うことができるため、端子配列の自由度が高くなり、
同一の半導体装置によって、多種多様な仕様に対して柔
軟に対応することが可能になる。
【図面の簡単な説明】
【図１】本発明の第一実施例を説明するための半導体装
置断面図及び平面図である。
【図２】本発明の第一実施例の変形例を説明するための
半導体装置平面図である。
【図３】本発明の第二実施例を説明するための半導体装
置平面図である。
【図４】本発明の第三実施例を説明するための半導体装
置平面図である。
【図５】従来の半導体装置を示す断面図及び平面図であ
る。
【図６】従来の端子配列変換手段であるソケットの側面
図である
【図７】配線パターン形成により端子配列を変更する従
来の半導体装置の部分平面図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 内部回路に接続されるボンディングパッ
    ド（３）を表面に有する半導体素子（２）と、該半導体
    素子（２）表面のボンディングパッド（３）にワイヤー
    （５）を介して接続される複数のリード端子（４）とを
    有し、該リード端子（４）の端部が導出されるように前
    記半導体素子（２）が封止されてなる半導体装置におい
    て、 前記ボンディングパッド（３）は、一列に並んだ同一機
    能のパッド群が、その機能毎に前記半導体素子（２）の
    略中央部に複数列形成されており、同一機能のパッド群
    中の１ヶ所にリード端子（４）がワイヤー（５）を介し
    て接続されていることを特徴とする半導体装置。
  2. 【請求項２】 前記リード端子（４）は、前記半導体素
    子（２）の略中央部に形成されるボンディングパッド
    （３）の近傍に導入されていることを特徴とする請求項
    １記載の半導体装置。
  3. 【請求項３】 内部回路（１８）に接続されるボンディ
    ングパッド（１３）を表面に有する半導体素子（１２）
    と、該半導体素子（１２）表面のボンディングパッド
    （１３）にワイヤー（１５）を介して接続される複数の
    リード端子（１４）とを有し、該リード端子（１４）の
    端部が導出されるように前記半導体素子（１２）が封止
    されてなる半導体装置において、 前記内部回路（１８）からは複数の機能パッド（１７）
    が導出されており、該機能パッド（１７）と内部回路
    （１８）を接続する配線に対して、前記ボンディングパ
    ッド（１３）がヒューズ（１９）を介して接続されてい
    ることを特徴とする半導体装置。
  4. 【請求項４】 内部回路（２８）に接続されるボンディ
    ングパッド（２３）を表面に有する半導体素子（２２）
    と、該半導体素子（２２）表面のボンディングパッド
    （２３）にワイヤー（２５）を介して接続される複数の
    リード端子（２４）とを有し、該リード端子（２４）の
    端部が導出されるように前記半導体素子（２２）が封止
    されてなる半導体装置において、 前記半導体素子２２は、前記内部回路（２８）とボンデ
    ィングパッド（２３）との間に介在するように、前記リ
    ード端子２４の機能を予め決定するためのメモリー（２
    ９）と、該メモリー（２９）により決定されているリー
    ド端子（２４）の機能を変更するための書込み可能なメ
    モリー（３０）と、前記メモリー（２９）と書込み可能
    なメモリー（３０）の信号の切替えを行う一対のゲート
    （２７ａ，２７ｂ）を備えていることを特徴とする半導
    体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
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WO1998026452A1 (en) * 1996-12-09 1998-06-18 Microbonds, Inc. High density integrated circuits and the method of packaging the same
US6861742B2 (en) 2001-01-18 2005-03-01 Renesas Technology Corp. Wafer level chip size package having rerouting layers
US6867123B2 (en) 2001-02-08 2005-03-15 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998026452A1 (en) * 1996-12-09 1998-06-18 Microbonds, Inc. High density integrated circuits and the method of packaging the same
US6861742B2 (en) 2001-01-18 2005-03-01 Renesas Technology Corp. Wafer level chip size package having rerouting layers
US6946327B2 (en) 2001-01-18 2005-09-20 Renesas Technology Corp. Semiconductor device and manufacturing method of that
US6867123B2 (en) 2001-02-08 2005-03-15 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method

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