JPH0715666B2 - 仮想メモリシステム - Google Patents
仮想メモリシステムInfo
- Publication number
- JPH0715666B2 JPH0715666B2 JP63161216A JP16121688A JPH0715666B2 JP H0715666 B2 JPH0715666 B2 JP H0715666B2 JP 63161216 A JP63161216 A JP 63161216A JP 16121688 A JP16121688 A JP 16121688A JP H0715666 B2 JPH0715666 B2 JP H0715666B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage device
- address
- main storage
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は仮想メモリシステムに関し、特に電子計算機に
おける階層構造のメモリシステムに関する。
おける階層構造のメモリシステムに関する。
従来技術 従来、この種の仮想メモリシステムにおいては、プロセ
ッサが主記憶装置に存在しないデータをアクセスしよう
とした場合に、主記憶装置にデータが存在していないこ
とをプロセッサが認識すると、プロセッサでは例外処理
が行われる。
ッサが主記憶装置に存在しないデータをアクセスしよう
とした場合に、主記憶装置にデータが存在していないこ
とをプロセッサが認識すると、プロセッサでは例外処理
が行われる。
この例外処理においては主記憶装置内の必要のないブロ
ックと、二次記憶装置に格納され、必要とされるブロッ
クとを入替えるスワッピングが行われる。
ックと、二次記憶装置に格納され、必要とされるブロッ
クとを入替えるスワッピングが行われる。
通常、この例外処理におけるブロックの入替え、すなわ
ち二次記憶装置から主記憶装置へのデータ転送は二次記
憶装置のコントローラによって行われる。
ち二次記憶装置から主記憶装置へのデータ転送は二次記
憶装置のコントローラによって行われる。
また、プロセッサはこの例外処理がすべて終了した後
に、主記憶装置に格納された二次記憶装置からのデータ
をアクセスしている。
に、主記憶装置に格納された二次記憶装置からのデータ
をアクセスしている。
このような従来の仮想メモリシステムでは、二次記憶装
置から主記憶装置へのデータ転送がすべて終了しなけれ
ば、プロセッサによる主記憶装置へのアクセスが行えな
かったので、主記憶装置にデータが存在しない場合のオ
ーバヘッドが大きくなるという欠点がある。
置から主記憶装置へのデータ転送がすべて終了しなけれ
ば、プロセッサによる主記憶装置へのアクセスが行えな
かったので、主記憶装置にデータが存在しない場合のオ
ーバヘッドが大きくなるという欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、主記憶装置にデータが存在しない場合の
オーバヘッドを軽減することができる仮想メモリシステ
ムの提供を目的とする。
されたもので、主記憶装置にデータが存在しない場合の
オーバヘッドを軽減することができる仮想メモリシステ
ムの提供を目的とする。
発明の構成 本発明による仮想メモリシステムは、プロセッサから要
求されたデータが主記憶装置に存在しないとき、該デー
タの二次記憶装置から前記主記憶装置への転送が行われ
る仮想メモリシステムであって、該データの前記主記憶
装置での格納アドレスを保持するアドレス保持手段と、
前記アドレス保持手段に保持されたアドレスと、前記二
次記憶装置から前記主記憶装置への転送が行われるとき
のアドレスとの一致を検出する検出手段と、前記検出手
段により一致が検出されたときに前記二次記憶装置から
前記主記憶装置への転送が行われるときのデータを保持
するデータ保持手段と、前記検出手段における一致の検
出に応答して前記データ保持手段に保持されたデータを
前記プロセッサに読込む読込み手段とを有することを特
徴とする。
求されたデータが主記憶装置に存在しないとき、該デー
タの二次記憶装置から前記主記憶装置への転送が行われ
る仮想メモリシステムであって、該データの前記主記憶
装置での格納アドレスを保持するアドレス保持手段と、
前記アドレス保持手段に保持されたアドレスと、前記二
次記憶装置から前記主記憶装置への転送が行われるとき
のアドレスとの一致を検出する検出手段と、前記検出手
段により一致が検出されたときに前記二次記憶装置から
前記主記憶装置への転送が行われるときのデータを保持
するデータ保持手段と、前記検出手段における一致の検
出に応答して前記データ保持手段に保持されたデータを
前記プロセッサに読込む読込み手段とを有することを特
徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例による仮想メモリシ
ステムは、プロセッサ１と、主記憶装置２と、二次記憶
装置３と、アドレスラッチ回路４と、コンパレータ５
と、データラッチ回路６とにより構成されている。
る。図において、本発明の一実施例による仮想メモリシ
ステムは、プロセッサ１と、主記憶装置２と、二次記憶
装置３と、アドレスラッチ回路４と、コンパレータ５
と、データラッチ回路６とにより構成されている。
ここで、本発明の一実施例ではプロセッサ１と主記憶装
置２との間のバス（アドレスバス101とデータバス102）
と、主記憶装置２と二次記憶装置３との間のバス（アド
レスバス103とデータバス104）とが夫々独立している。
置２との間のバス（アドレスバス101とデータバス102）
と、主記憶装置２と二次記憶装置３との間のバス（アド
レスバス103とデータバス104）とが夫々独立している。
プロセッサ１が主記憶装置２に存在しないデータを参照
する場合には、プロセッサ１は主記憶装置２内の必要の
ないブロック（使用頻度の低いブロック）を判別し、二
次記憶装置３から主記憶装置２にデータ転送を行うとき
のアドレスを計算する。
する場合には、プロセッサ１は主記憶装置２内の必要の
ないブロック（使用頻度の低いブロック）を判別し、二
次記憶装置３から主記憶装置２にデータ転送を行うとき
のアドレスを計算する。
プロセッサ１においてこのアドレスの計算が終了する
と、プロセッサ１はそのアドレスをアドレスバス101を
介して主記憶装置２に出力するとともに、アドレスラッ
チ回路４にラッチ信号105を出力してアドレスラッチ回
路４にそのアドレスを保持させる。
と、プロセッサ１はそのアドレスをアドレスバス101を
介して主記憶装置２に出力するとともに、アドレスラッ
チ回路４にラッチ信号105を出力してアドレスラッチ回
路４にそのアドレスを保持させる。
その後、プロセッサ１は主記憶装置２に対して主記憶装
置２と二次記憶装置３との間でブロックの入替えを実行
するように主記憶装置２に対して命令する。
置２と二次記憶装置３との間でブロックの入替えを実行
するように主記憶装置２に対して命令する。
コンパレータ５は二次記憶装置３から主記憶装置２への
データ転送が行われるときに使用されるアドレスバス10
3上のアドレスとアドレスラッチ回路４に保持されたア
ドレスとを比較し、それらのアドレスが一致したときに
一致信号106をプロセッサ１およびデータラッチ回路６
に対して出力する。
データ転送が行われるときに使用されるアドレスバス10
3上のアドレスとアドレスラッチ回路４に保持されたア
ドレスとを比較し、それらのアドレスが一致したときに
一致信号106をプロセッサ１およびデータラッチ回路６
に対して出力する。
データラッチ回路６は二次記憶装置３から主記憶装置２
へのデータ転送が行われるときに使用されるデータバス
104上のデータを、プロセッサ１が参照するデータが転
送中であることを示すコンパレータ５からの一致信号10
6が入力されたときに保持する。
へのデータ転送が行われるときに使用されるデータバス
104上のデータを、プロセッサ１が参照するデータが転
送中であることを示すコンパレータ５からの一致信号10
6が入力されたときに保持する。
プロセッサ１はコンパレータ５からの一致信号106によ
り、参照するデータが転送中であることを知ると、デー
タラッチ回路６に保持されたデータをデータバス102を
介して読込んで、そのデータを参照する。
り、参照するデータが転送中であることを知ると、デー
タラッチ回路６に保持されたデータをデータバス102を
介して読込んで、そのデータを参照する。
このように、プロセッサ１が主記憶装置２に存在しない
データをアクセスしたときに、該データが主記憶装置２
に格納されるときのアドレスと、二次記憶装置３から主
記憶装置２へのデータ転送に使用されるアドレスとの一
致を検出し、一致が検出されたときに二次記憶装置３か
ら主記憶装置２にデータ転送中のデータをデータラッチ
回路６に保持し、データラッチ回路６に保持されたデー
タをプロセッサ１が読込んで参照するようにすることに
よって、二次記憶装置３から主記憶装置２へのデータ転
送がすべて終了するまで待たなくとも、参照したいデー
タが二次記憶装置３から主記憶装置２に転送されたとき
にそのデータを得ることができるので、プロセッサ１が
主記憶装置２に存在しないデータを参照する場合のオー
バヘッドを軽減することができる。
データをアクセスしたときに、該データが主記憶装置２
に格納されるときのアドレスと、二次記憶装置３から主
記憶装置２へのデータ転送に使用されるアドレスとの一
致を検出し、一致が検出されたときに二次記憶装置３か
ら主記憶装置２にデータ転送中のデータをデータラッチ
回路６に保持し、データラッチ回路６に保持されたデー
タをプロセッサ１が読込んで参照するようにすることに
よって、二次記憶装置３から主記憶装置２へのデータ転
送がすべて終了するまで待たなくとも、参照したいデー
タが二次記憶装置３から主記憶装置２に転送されたとき
にそのデータを得ることができるので、プロセッサ１が
主記憶装置２に存在しないデータを参照する場合のオー
バヘッドを軽減することができる。
発明の効果 以上説明したように本発明によれば、プロセッサから要
求されたデータが主記憶装置に存在しない場合に、該デ
ータの主記憶装置での格納アドレスと、二次記憶装置か
ら主記憶装置への転送が行われるときのアドレスとの一
致が検出されたとき、その転送中のデータを保持し、そ
の保持されたデータをプロセッサに読込むようにするこ
とによって、主記憶装置にデータが存在しない場合のオ
ーバヘッドを軽減することができるという効果がある。
求されたデータが主記憶装置に存在しない場合に、該デ
ータの主記憶装置での格納アドレスと、二次記憶装置か
ら主記憶装置への転送が行われるときのアドレスとの一
致が検出されたとき、その転送中のデータを保持し、そ
の保持されたデータをプロセッサに読込むようにするこ
とによって、主記憶装置にデータが存在しない場合のオ
ーバヘッドを軽減することができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １……プロセッサ ２……主記憶装置 ３……二次記憶装置 ４……アドレスラッチ回路 ５……コンパレータ ６……データラッチ回路
る。 主要部分の符号の説明 １……プロセッサ ２……主記憶装置 ３……二次記憶装置 ４……アドレスラッチ回路 ５……コンパレータ ６……データラッチ回路
Claims (1)
- 【請求項１】プロセッサから要求されたデータが主記憶
装置に存在しないとき、該データの二次記憶装置から前
記主記憶装置への転送が行われる仮想メモリシステムで
あって、該データの前記主記憶装置での格納アドレスを
保持するアドレス保持手段と、前記アドレス保持手段に
保持されたアドレスと、前記二次記憶装置から前記主記
憶装置への転送が行われるときのアドレスとの一致を検
出する検出手段と、前記検出手段により一致が検出され
たときに前記二次記憶装置から前記主記憶装置への転送
が行われるときのデータを保持するデータ保持手段と、
前記検出手段における一致の検出に応答して前記データ
保持手段に保持されたデータを前記プロセッサに読込む
読込み手段とを有することを特徴とする仮想メモリシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161216A JPH0715666B2 (ja) | 1988-06-29 | 1988-06-29 | 仮想メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161216A JPH0715666B2 (ja) | 1988-06-29 | 1988-06-29 | 仮想メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212351A JPH0212351A (ja) | 1990-01-17 |
| JPH0715666B2 true JPH0715666B2 (ja) | 1995-02-22 |
Family
ID=15730823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161216A Expired - Lifetime JPH0715666B2 (ja) | 1988-06-29 | 1988-06-29 | 仮想メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715666B2 (ja) |
-
1988
- 1988-06-29 JP JP63161216A patent/JPH0715666B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212351A (ja) | 1990-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080222 Year of fee payment: 13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
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