JPH0714847A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH0714847A JPH0714847A JP14387693A JP14387693A JPH0714847A JP H0714847 A JPH0714847 A JP H0714847A JP 14387693 A JP14387693 A JP 14387693A JP 14387693 A JP14387693 A JP 14387693A JP H0714847 A JPH0714847 A JP H0714847A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法、特に、不純物拡散層の抵抗を小さくするために
不純物拡散層の上にシリサイド層が形成された半導体装
置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a silicide layer formed on an impurity diffusion layer to reduce the resistance of the impurity diffusion layer and a method for manufacturing the same.
【0002】[0002]
【従来の技術】半導体基板表面の素子形成領域に形成さ
れた不純物拡散層例えば図2に示す電界トランジスタの
ソース・ドレイン拡散層7の抵抗を小さくするため、不
純物拡散層7上に選択的にシリサイド層9を形成する方
法が使用されている。なお、図2において、1は半導体
基板であり、3は素子分離絶縁膜であり、4はゲート電
極であり、10はPSG膜である。2. Description of the Related Art In order to reduce the resistance of an impurity diffusion layer formed in an element formation region on the surface of a semiconductor substrate, for example, a source / drain diffusion layer 7 of an electric field transistor shown in FIG. 2, a silicide is selectively formed on the impurity diffusion layer 7. The method of forming layer 9 has been used. In FIG. 2, 1 is a semiconductor substrate, 3 is an element isolation insulating film, 4 is a gate electrode, and 10 is a PSG film.
【0003】[0003]
【発明が解決しようとする課題】選択熱酸化法を使用し
て半導体基板1の表面に素子分離絶縁膜3を形成する
と、その端部がバーズビークと称してくちばし状に形成
される。この結果、素子分離絶縁膜3の端部に接する領
域の半導体基板1に応力が集中して結晶欠陥が発生し、
そこに形成されているP/N接合にリーク電流が発生す
る。When the element isolation insulating film 3 is formed on the surface of the semiconductor substrate 1 by using the selective thermal oxidation method, the end portion thereof is formed into a beak shape called a bird's beak. As a result, stress concentrates on the semiconductor substrate 1 in the region in contact with the end portion of the element isolation insulating film 3 and a crystal defect occurs,
A leak current is generated in the P / N junction formed there.
【0004】半導体基板表面の素子形成領域に形成され
た不純物拡散層7上にシリサイド層9を形成すると、素
子分離絶縁膜3の端部に接する領域の半導体基板1の結
晶欠陥がさらに拡大してリーク電流が増加し、半導体デ
バイスの特性が不安定になる。When the silicide layer 9 is formed on the impurity diffusion layer 7 formed in the element formation region on the surface of the semiconductor substrate, crystal defects in the semiconductor substrate 1 in the region in contact with the end of the element isolation insulating film 3 are further expanded. The leakage current increases and the characteristics of the semiconductor device become unstable.
【0005】本発明の目的は、この欠点を解消すること
にあり、半導体基板表面の素子形成領域に形成された不
純物拡散層の抵抗を低減するために不純物拡散層の上に
形成されるシリサイド層が、素子分離絶縁膜の端部に発
生するリーク電流を抑制するように形成されている半導
体装置とその製造方法とを提供することにある。An object of the present invention is to eliminate this drawback, and a silicide layer formed on the impurity diffusion layer in order to reduce the resistance of the impurity diffusion layer formed in the element formation region on the semiconductor substrate surface. Another object of the present invention is to provide a semiconductor device formed so as to suppress a leak current generated at the end of the element isolation insulating film and a method for manufacturing the semiconductor device.
【0006】[0006]
【課題を解決するための手段】上記の目的のうち、半導
体装置は、半導体基板(1)上の素子形成領域に形成さ
れた不純物拡散層(7)上に、素子分離絶縁膜(3)の
端部から離隔してシリサイド層(9)が形成されている
半導体装置によって達成される。Among the above-mentioned objects, a semiconductor device has a device isolation insulating film (3) formed on an impurity diffusion layer (7) formed in a device formation region on a semiconductor substrate (1). This is achieved by a semiconductor device in which a silicide layer (9) is formed apart from the end.
【0007】上記の目的のうち、半導体装置の製造方法
は、素子分離絶縁膜(3)が形成され、素子形成領域に
不純物拡散層(7)が形成されている半導体基板(1)
上に絶縁膜(8)を形成し、この絶縁膜(8)をパター
ニングして、前記の不純物拡散層(7)の前記の素子分
離絶縁膜(3)の端部に接する周辺領域上を残して前記
の不純物拡散層(7)上から除去し、前記の絶縁膜
(8)の除去された領域の前記の不純物拡散層(7)上
にシリサイド層(9)を選択的に形成する工程を有する
半導体装置の製造方法によって達成される。なお、絶縁
膜(8)の形成に代えてレジスト膜を形成し、シリサイ
ド層(9)の形成後にこのレジスト膜を除去するように
してもよい。Among the above objects, the method of manufacturing a semiconductor device is a semiconductor substrate (1) in which an element isolation insulating film (3) is formed and an impurity diffusion layer (7) is formed in an element formation region.
An insulating film (8) is formed thereon, and the insulating film (8) is patterned to leave a peripheral region of the impurity diffusion layer (7) in contact with the end of the element isolation insulating film (3). Removing the impurity diffusion layer (7) from above and selectively forming a silicide layer (9) on the impurity diffusion layer (7) in the removed region of the insulating film (8). This is achieved by a method of manufacturing a semiconductor device having the same. Instead of forming the insulating film (8), a resist film may be formed and the resist film may be removed after the silicide layer (9) is formed.
【0008】また、素子分離絶縁膜(3)が形成され、
素子形成領域にゲート電極(4)が形成され、このゲー
ト電極(4)を挟んで、前記の素子形成領域に不純物拡
散層(7)が形成されている半導体基板(1)上に絶縁
膜(6)を形成し、この絶縁膜(6)に異方性エッチン
グを施して前記のゲート電極(4)の側壁と前記の素子
分離絶縁膜(3)の端部側壁とに前記の絶縁膜(6)を
残留し、前記の絶縁膜(6)の除去された領域の前記の
不純物拡散層(7)上に選択的にシリサイド層(9)を
形成する工程を有する半導体装置の製造方法によっても
達成される。Further, an element isolation insulating film (3) is formed,
A gate electrode (4) is formed in the element formation region, and an insulating film (1) is formed on the semiconductor substrate (1) in which the gate electrode (4) is sandwiched and the impurity diffusion layer (7) is formed in the element formation region. 6) is formed, and the insulating film (6) is anisotropically etched to form the insulating film (6) on the side wall of the gate electrode (4) and the end side wall of the element isolation insulating film (3). According to a method of manufacturing a semiconductor device, which has a step of selectively forming a silicide layer (9) on the impurity diffusion layer (7) in a region where the insulating film (6) has been removed, To be achieved.
【0009】[0009]
【作用】図1に示す電界効果トランジスタを例にして説
明する。なお、図2に示したものと同一の部材は同一記
号で示してある。The operation will be described using the field effect transistor shown in FIG. 1 as an example. The same members as those shown in FIG. 2 are indicated by the same symbols.
【0010】素子分離絶縁膜3の端部を覆うように絶縁
膜8を形成してシリサイド層9を形成することにより、
素子分離絶縁膜3の端部から離隔してシリサイド層9が
形成されるので、素子分離絶縁膜3の端部に接する領域
の半導体基板1に追加的なストレスが加わることが防止
されて結晶欠陥の拡大が抑えられ、リーク電流の増加が
抑制される。By forming the insulating film 8 so as to cover the end portion of the element isolation insulating film 3 and forming the silicide layer 9,
Since the silicide layer 9 is formed apart from the end portion of the element isolation insulating film 3, it is possible to prevent additional stress from being applied to the semiconductor substrate 1 in the region in contact with the end portion of the element isolation insulating film 3 and to prevent crystal defects. Is suppressed, and an increase in leak current is suppressed.
【0011】[0011]
【実施例】以下、図面を参照して、本発明の三つの実施
例に係るシリサイド層の形成方法について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for forming a silicide layer according to three embodiments of the present invention will be described below with reference to the drawings.
【0012】第1例 図3参照 p型シリコン基板1上に200Å厚の二酸化シリコン膜
(図示せず。)と1500Å厚の窒化シリコン膜2とを
順次積層形成し、これをパターニングして素子形成領域
を除く領域から除去し、熱酸化をなして4000Å厚の
素子分離絶縁膜3を形成する。 First Example See FIG. 3 A p-type silicon substrate 1 is formed by sequentially laminating a 200 Å thick silicon dioxide film (not shown) and a 1500 Å thick silicon nitride film 2, and patterning this to form an element. The element isolation insulating film 3 having a thickness of 4000 .ANG.
【0013】図4参照 窒化シリコン膜2を除去し、全面に100Å厚の二酸化
シリコン膜と1000Å厚の多結晶シリコン膜とを順次
積層形成し、これをパターニングして多結晶シリコンよ
りなるゲート電極4と二酸化シリコンよりなるゲート絶
縁膜5とを形成する。次いで、全面に二酸化シリコン膜
を形成し、異方性エッチングをなしてゲート電極4の側
壁に二酸化シリコン膜6を形成する。次に、不純物ヒ素
を注入エネルギー50KeV、ドーズ量4×1015をも
ってイオン注入し、ソース・ドレイン7を形成する。Referring to FIG. 4, the silicon nitride film 2 is removed, a 100 Å thick silicon dioxide film and a 1000 Å thick polycrystalline silicon film are sequentially formed on the entire surface, and the gate electrode 4 made of polycrystalline silicon is patterned. And a gate insulating film 5 made of silicon dioxide are formed. Next, a silicon dioxide film is formed on the entire surface and anisotropically etched to form a silicon dioxide film 6 on the side wall of the gate electrode 4. Next, arsenic impurities are ion-implanted with an implantation energy of 50 KeV and a dose amount of 4 × 10 15 to form the source / drain 7.
【0014】図5参照 二酸化シリコン膜8を500Å程度の厚さに形成し、こ
れをパターニングしてソース・ドレイン7の素子分離絶
縁膜3の端部に接する周辺領域上を残してソース・ドレ
イン7上から除去する。Referring to FIG. 5, a silicon dioxide film 8 is formed to a thickness of about 500 Å, and is patterned to leave the source / drain 7 on the peripheral region in contact with the end portion of the element isolation insulating film 3 of the source / drain 7. Remove from above.
【0015】図6参照 チタンをスパッタして500Å厚のチタン膜を形成し、
800℃の温度で熱処理をなしてチタンとシリコンとを
反応させ、チタンシリサイド層9を素子分離絶縁膜3の
端部から離隔して形成する。Referring to FIG. 6, titanium is sputtered to form a titanium film having a thickness of 500Å,
Heat treatment is performed at a temperature of 800 ° C. to react titanium with silicon, and a titanium silicide layer 9 is formed apart from the end of the element isolation insulating film 3.
【0016】図7参照 層間絶縁膜としてPSG膜10を4000Å厚に形成す
る。Referring to FIG. 7, a PSG film 10 is formed as an interlayer insulating film with a thickness of 4000 Å.
【0017】図8参照 PSG膜10をパターニングしてソース・ドレイン7上
にコンタクトホール11を形成し、全面にアルミニウム
膜を形成し、これをパターニングしてソース・ドレイン
電極12を形成する。Referring to FIG. 8, the PSG film 10 is patterned to form a contact hole 11 on the source / drain 7, an aluminum film is formed on the entire surface, and this is patterned to form a source / drain electrode 12.
【0018】第2例 第1例において形成した二酸化シリコン膜8に代えてレ
ジスト膜を形成するものでその他の工程は第1例と同一
である。なお、チタンシリサイド層9を形成した後にレ
ジスト膜は除去するものとする。 Second Example A resist film is formed in place of the silicon dioxide film 8 formed in the first example, and the other steps are the same as in the first example. The resist film is to be removed after the titanium silicide layer 9 is formed.
【0019】第3例 図9参照 p型シリコン基板1上に50Å厚の薄い二酸化シリコン
膜(図示せず。)と1500Å厚の窒化シリコン膜2と
を順次積層形成し、これをパターニングして素子形成領
域を除く領域から除去し、熱酸化をなして4000Å厚
の素子分離絶縁膜3を形成する。窒化シリコン膜2の下
地の二酸化シリコン膜の厚さが50Åと薄いため、窒化
シリコン膜2とシリコン基板1との間への酸素の供給量
が少なくなってバーズビークは小さくなり、素子分離絶
縁膜3の端部の形状は図に示すように急峻となる。 Third Example See FIG. 9 A thin silicon dioxide film (not shown) having a thickness of 50 Å and a silicon nitride film 2 having a thickness of 1500 Å are sequentially formed on the p-type silicon substrate 1, and patterned to form an element. The element isolation insulating film 3 having a thickness of 4000 .ANG. Since the thickness of the silicon dioxide film underlying the silicon nitride film 2 is as thin as 50Å, the amount of oxygen supplied between the silicon nitride film 2 and the silicon substrate 1 is small and the bird's beak is small, and the element isolation insulating film 3 The shape of the end portion of is sharp as shown in the figure.
【0020】図10参照 窒化シリコン膜2を除去し、第1例と同様にゲート電極
4とゲート絶縁膜5とを形成した後、全面に二酸化シリ
コン膜を形成し、異方性エッチングをなしてゲート電極
4の側壁に二酸化シリコン膜6を形成する。この時、素
子分離絶縁膜3の端部の形状が急峻であるため、この端
部側壁にも二酸化シリコン膜6が残留する。次いで、第
1例と同様に不純物ヒ素をイオン注入してソース・ドレ
イン7を形成する。Referring to FIG. 10, after removing the silicon nitride film 2 and forming the gate electrode 4 and the gate insulating film 5 as in the first example, a silicon dioxide film is formed on the entire surface and anisotropically etched. A silicon dioxide film 6 is formed on the side wall of the gate electrode 4. At this time, since the shape of the edge of the element isolation insulating film 3 is steep, the silicon dioxide film 6 remains on the sidewall of this edge. Next, as in the first example, the impurity arsenic is ion-implanted to form the source / drain 7.
【0021】図11参照 チタンをスパッタして500Å厚のチタン膜を形成し、
800℃の温度で熱処理をなしてチタンとシリコンとを
反応させ、チタンシリサイド層9を形成する。素子分離
絶縁膜3の端部に接する領域のソース・ドレイン7上に
は二酸化シリコン膜6が形成されているため、チタンシ
リサイド層9は素子分離絶縁膜3の端部から離隔して形
成される。以下の工程は第1例と同一であるので省略す
る。Referring to FIG. 11, titanium is sputtered to form a titanium film having a thickness of 500Å,
Heat treatment is performed at a temperature of 800 ° C. to react titanium with silicon to form a titanium silicide layer 9. Since the silicon dioxide film 6 is formed on the source / drain 7 in the region in contact with the end of the element isolation insulating film 3, the titanium silicide layer 9 is formed apart from the end of the element isolation insulating film 3. . The following steps are the same as those in the first example, and therefore will be omitted.
【0022】[0022]
【発明の効果】以上説明したとおり、本発明に係る半導
体装置及びその製造方法においては、不純物拡散層の素
子分離絶縁膜に接する周辺領域上に絶縁膜を形成して不
純物拡散上に選択的にシリサイド層を形成することによ
り、シリサイド層は素子分離絶縁膜の端部から離隔して
形成されるので、素子分離絶縁膜の端部に起因するリー
ク電流を抑制することができ、デバイスの特性を安定化
することができる。As described above, in the semiconductor device and the method of manufacturing the same according to the present invention, the insulating film is formed on the peripheral region of the impurity diffusion layer in contact with the element isolation insulating film to selectively diffuse the impurities. By forming the silicide layer, the silicide layer is formed apart from the end of the element isolation insulating film, so that the leakage current due to the end of the element isolation insulating film can be suppressed and the device characteristics can be improved. Can be stabilized.
【図1】本発明の説明図である。FIG. 1 is an explanatory diagram of the present invention.
【図2】従来技術の説明図である。FIG. 2 is an explanatory diagram of a conventional technique.
【図3】本発明に係る電界効果トランジスタの製造工程
説明図である。FIG. 3 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図4】本発明に係る電界効果トランジスタの製造工程
説明図である。FIG. 4 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図5】本発明に係る電界効果トランジスタの製造工程
説明図である。FIG. 5 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図6】本発明に係る電界効果トランジスタの製造工程
説明図である。FIG. 6 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図7】本発明に係る電界効果トランジスタの製造工程
説明図である。FIG. 7 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図8】本発明に係る電界効果トランジスタの製造工程
説明図である。FIG. 8 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図9】本発明に係る電界効果トランジスタの製造工程
説明図である。FIG. 9 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図10】本発明に係る電界効果トランジスタの製造工
程説明図である。FIG. 10 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
【図11】本発明に係る電界効果トランジスタの製造工
程説明図である。FIG. 11 is an explanatory view of the manufacturing process of the field effect transistor according to the present invention.
1 半導体基板 2 窒化シリコン膜 3 素子分離絶縁膜 4 ゲート電極 5 ゲート絶縁膜 6 絶縁膜 7 不純物拡散層(ソース・ドレイン) 8 絶縁膜 9 シリサイド層 10 PSG膜 11 コンタクトホール 12 ソース・ドレイン電極 1 semiconductor substrate 2 silicon nitride film 3 element isolation insulating film 4 gate electrode 5 gate insulating film 6 insulating film 7 impurity diffusion layer (source / drain) 8 insulating film 9 silicide layer 10 PSG film 11 contact hole 12 source / drain electrode
Claims (3)
成された不純物拡散層(7)上にシリサイド層(9)が
形成されてなる半導体装置において、 前記シリサイド層(9)は、素子分離絶縁膜(3)の端
部から離隔して形成されてなることを特徴とする半導体
装置。1. A semiconductor device in which a silicide layer (9) is formed on an impurity diffusion layer (7) formed in an element formation region on a semiconductor substrate (1), wherein the silicide layer (9) is an element. A semiconductor device, characterized in that it is formed so as to be separated from the end of the isolation insulating film (3).
形成領域に不純物拡散層(7)が形成されてなる半導体
基板(1)上に絶縁膜(8)を形成し、 該絶縁膜(8)をパターニングして、前記不純物拡散層
(7)の前記素子分離絶縁膜(3)の端部に接する周辺
領域上を残して前記不純物拡散層(7)上から除去し、 前記絶縁膜(8)の除去された領域の前記不純物拡散層
(7)上にシリサイド層(9)を選択的に形成する工程
を有することを特徴とする半導体装置の製造方法。2. An insulating film (8) is formed on a semiconductor substrate (1) having an element isolation insulating film (3) and an impurity diffusion layer (7) formed in an element forming region. (8) is patterned to remove the impurity diffusion layer (7) from above the impurity diffusion layer (7), leaving a peripheral region in contact with the end of the element isolation insulating film (3). A method of manufacturing a semiconductor device, comprising the step of selectively forming a silicide layer (9) on the impurity diffusion layer (7) in the region where (8) is removed.
おいて、絶縁膜(8)の形成に代えてレジスト膜を形成
し、シリサイド層(9)の形成後に該レジスト膜を除去
する工程を有することを特徴とする半導体装置の製造方
法。3. The method for manufacturing a semiconductor device according to claim 2, further comprising the step of forming a resist film instead of forming the insulating film (8) and removing the resist film after forming the silicide layer (9). A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14387693A JPH0714847A (en) | 1993-06-15 | 1993-06-15 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14387693A JPH0714847A (en) | 1993-06-15 | 1993-06-15 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0714847A true JPH0714847A (en) | 1995-01-17 |
Family
ID=15349068
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14387693A Pending JPH0714847A (en) | 1993-06-15 | 1993-06-15 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0714847A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116186A (en) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | Semiconductor device and method of manufacturing same |
US7417162B2 (en) | 2001-08-21 | 2008-08-26 | Kyowa Yuka Co., Ltd. | Oily ingredient for cosmetic preparation and cosmetic preparation |
-
1993
- 1993-06-15 JP JP14387693A patent/JPH0714847A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7417162B2 (en) | 2001-08-21 | 2008-08-26 | Kyowa Yuka Co., Ltd. | Oily ingredient for cosmetic preparation and cosmetic preparation |
JP2007116186A (en) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | Semiconductor device and method of manufacturing same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |