JP2007116186A - Semiconductor device and method of manufacturing same - Google Patents
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Abstract
Description
本発明はMOSトランジスタを含む半導体装置及びその製造方法に関し、特に、シリサイド膜を持つ半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device including a MOS transistor and a manufacturing method thereof, and more particularly to a semiconductor device having a silicide film and a manufacturing method thereof.
半導体装置の高性能化及び高速化を図るために、配線抵抗の低抵抗化や低容量化が図られている。この低抵抗化の一手段として、MOSトランジスタのソース/ドレイン領域の表面に金属シリサイド膜を形成するということが研究され、今までに多くの利点が報告されている。以後、便宜上NチャネルMOSトランジスタ(以後NMOSトランジスタと称す)を例にとって説明する。 In order to improve the performance and speed of a semiconductor device, the wiring resistance is reduced and the capacitance is reduced. As one means for reducing the resistance, research has been conducted on forming a metal silicide film on the surface of the source / drain region of the MOS transistor, and many advantages have been reported so far. Hereinafter, for convenience, an N-channel MOS transistor (hereinafter referred to as an NMOS transistor) will be described as an example.
図34は、従来のMOSトランジスタを示す断面構造図である。図34において、1はシリコン基板、2は素子分離酸化膜であり、前記シリコン基板1上に選択的に形成される。3は前記シリコン基板1上に形成されたゲート絶縁膜、4はポリシリコン膜からなるゲート電極であり、前記ゲート絶縁膜3上に形成される。5はゲート電極4上に形成されたタングステンシリサイド(WSi2 )膜であり、ゲート電極4の低抵抗化を図ること目的とする。6は、前記ゲート電極及びタングステンシリサイド膜5を絶縁分離するための酸化膜、7はチャネル領域を挟んで形成されるN-ソース/ドレイン領域、8はN- ソース/ドレイン領域7に隣接して形成されるN+ ソース/ドレイン領域である。N-ソース/ドレイン領域7及びN+ ソース/ドレイン領域8とでMOSトランジスタのLDD構造を構成している。9はN+ ソース/ドレイン領域8上に形成されたチタンシリサイド(TiSi2)膜であり、N+ ソース/ドレイン領域8の低抵抗化を図ることを目的とする。10は層間絶縁膜、11はチタンシリサイド膜9を介してN+ソース/ドレイン領域8上に形成されるアルミ配線である。
FIG. 34 is a sectional view showing a conventional MOS transistor. In FIG. 34, 1 is a silicon substrate, and 2 is an element isolation oxide film, which is selectively formed on the
同一チップ内に上記のようなMOSトランジスタを配置して所定の機能を有する回路を構成する場合、タングステンシリサイド膜5とチタンシリサイド膜9の膜厚を所望の膜厚に設定し、所望の抵抗値を得るMOSトランジスタを形成する。
In the case where a circuit having a predetermined function is configured by arranging the above MOS transistors in the same chip, the film thicknesses of the
図35は、従来の他のMOSトランジスタを示す断面構造図である。図35において、1〜4、6〜11は従来図34と同一あるいは相当するものを示す。但し、図35においては、チタンシリサイド膜9がゲート電極4上にも形成されている。
FIG. 35 is a cross-sectional structure diagram showing another conventional MOS transistor. 35, 1 to 4 and 6 to 11 are the same as or equivalent to those in FIG. However, in FIG. 35, the
図36は、従来のさらに他のMOSトランジスタを示す断面構造図であり、MOSトランジスタが形成される基板にSOI基板を用いた例である。SOI基板とは、シリコン基板の内部に絶縁層を持ち、該絶縁層上に単結晶シリコン層を有する構造である。SOI基板上にMOSトランジスタのような半導体素子を形成すると、寄生容量の低減及び電流駆動能力の増大によって、素子の高速化が図れることや短チャネル効果が低減されるという効果があり、研究開発の進められている有効な技術である。以後、SOI基板上にMOSトランジスタが形成された構造をSOI/MOSトランジスタと称する。図36において、1〜10は従来図34と同一あるいは相当するものを示す。12はシリコン基板1上に形成された埋め込み酸化膜、13は埋め込み酸化膜12上に形成された単結晶シリコン層(以下、SOI層と称す。)である。
FIG. 36 is a sectional structural view showing still another conventional MOS transistor, which is an example in which an SOI substrate is used as a substrate on which the MOS transistor is formed. An SOI substrate has a structure in which an insulating layer is provided inside a silicon substrate and a single crystal silicon layer is provided over the insulating layer. Forming a semiconductor device such as a MOS transistor on an SOI substrate has the effect of reducing the parasitic capacitance and increasing the current drive capability, thereby speeding up the device and reducing the short channel effect. It is an effective technology being advanced. Hereinafter, a structure in which a MOS transistor is formed on an SOI substrate is referred to as an SOI / MOS transistor. In FIG. 36,
図37は、従来のさらに他のSOI/MOSトランジスタを示す断面構造図である。図37において、1〜4、6〜13は従来図36と同一あるいは相当するものを示す。但し、図37においては、チタンシリサイド膜9がゲート電極4上にも形成されている。
FIG. 37 is a cross-sectional structure diagram showing still another conventional SOI / MOS transistor. In FIG. 37, 1 to 4 and 6 to 13 are the same as or equivalent to those in FIG. However, in FIG. 37, the
以上、図34及び図35に示すようなバルクMOSトランジスタ(SOI/MOSトランジスタと区別するために図34及び図35に示すMOSトランジスタをバルクMOSトランジスタと称す。)あるいは図36及び図37に示すようなSOI/MOSトランジスタを配置して所定の機能を有する回路を構成する場合、回路特性に応じてタングステンシリサイド膜5とチタンシリサイド膜9の膜厚を所望の膜厚に設定し、所望の抵抗値を有するMOSトランジスタを形成する。つまり、ゲート電極4の抵抗値とソース/ドレイン領域8の抵抗値が異なる場合は、上記従来例において、ゲート電極4上にタングステンシリサイド膜5を形成し、ソース/ドレイン領域8上にチタンシリサイド膜9を形成することで対応できる。タングステンシリサイド膜5とチタンシリサイド膜9は比抵抗も異なり、それぞれ別工程で形成されるため両者の膜厚を違えて形成することは可能である。つまり、タングステンシリサイド膜5は、スパッタ法により堆積させた後、パターニングすることにより形成され、チタンシリサイド膜9は、ゲート電極4の周りを酸化膜6で覆い、全面にチタンを被着させ、2ステップアニール法を用いてシリサイド化反応をさせることによりシリコンの露出した領域にのみ自己整合的に形成される。一方、ゲート電極4の抵抗値とソース/ドレイン領域8の抵抗値が同一の場合は、ゲート電極4上とソース/ドレイン領域8上に同一の工程でチタンシリサイド膜9を形成することで対応できる。チタンシリサイド膜9は、ゲート電極4の側壁部を酸化膜(酸化膜6の一部)のスペーサで覆い、全面にチタンを被着させ、2ステップアニール法を用いることによりシリコンの露出した領域にのみ自己整合的に形成される。
また、上述のような半導体装置は、ソース/ドレイン間にリーク電流が発生するという問題があった。 Further, the semiconductor device as described above has a problem that a leak current is generated between the source and the drain.
また、上述のような半導体装置の製造方法においては、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができないという問題があった。 Further, the above-described method for manufacturing a semiconductor device has a problem that a good silicide film cannot be formed without generating crystal defects.
本発明の一の目的は、ソース/ドレイン間でのリーク電流の発生が防止された半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device in which a leak current is prevented from being generated between a source and a drain.
本発明の他の目的は、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができる半導体装置の製造方法を提供することである。 Another object of the present invention is to provide a semiconductor device manufacturing method capable of forming a good silicide film without generating crystal defects.
本発明の一の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース/ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、ソース/ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極およびサイドウォール絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、シリサイド膜は、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域には形成されていない。 A semiconductor device according to one aspect of the present invention includes an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a pair of source / drain regions formed in the element formation region so as to sandwich a channel region A gate electrode formed on the surface of the channel region via a gate insulating film, a side wall insulating film formed so as to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region, And a silicide film formed on the surface of the drain region. The gate electrode and the sidewall insulating film extend from the upper region of the element formation region to the upper region of the element isolation insulating film, and the silicide film is adjacent to at least the sidewall insulating film and the element isolation insulating film. However, it is not formed in a region that is located outside the sidewall insulating film.
本発明の一の局面の半導体装置においては、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域にはシリサイド膜が形成されていないため、ソース/ドレイン間のリーク電流の発生が防止される。 In the semiconductor device according to one aspect of the present invention, a silicide film is not formed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and located outside the sidewall insulating film. Generation of leakage current between the source / drain is prevented.
本発明の他の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース/ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、ソース/ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極およびサイドウォール絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、半導体層は、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域で露出している。 A semiconductor device according to another aspect of the present invention includes an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a pair of source / drain regions formed in the element formation region so as to sandwich a channel region A gate electrode formed on the surface of the channel region via a gate insulating film, a side wall insulating film formed so as to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region, And a silicide film formed on the surface of the drain region. The gate electrode and the sidewall insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and the semiconductor layer is adjacent to at least the sidewall insulating film and the element isolation insulating film. And is exposed in a region located outside the sidewall insulating film.
本発明のさらに他の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース/ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成された第1の絶縁膜と、素子分離絶縁膜上および素子分離絶縁膜近傍の半導体層上に形成された第2の絶縁膜と、ソース/ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極および第1の絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、半導体層は、少なくとも第1の絶縁膜および素子分離絶縁膜に隣接する領域であって第1の絶縁膜の外側に位置する領域で第2の絶縁膜と接している。 A semiconductor device according to still another aspect of the present invention includes an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a pair of source / drain formed in the element formation region so as to sandwich a channel region. A gate electrode formed on the surface of the channel region via a gate insulating film, a first insulating film formed to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region, A second insulating film formed on the element isolation insulating film and on the semiconductor layer near the element isolation insulating film; and a silicide film formed on the surface of the source / drain region. The gate electrode and the first insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and the semiconductor layer includes at least the first insulating film and the element isolation insulating film. Is in contact with the second insulating film in a region adjacent to the first insulating film and located outside the first insulating film.
本発明のさらに他の局面の半導体装置は、半導体層は絶縁膜上に形成されていることが望ましい。 In the semiconductor device according to still another aspect of the present invention, it is desirable that the semiconductor layer be formed on an insulating film.
本発明の一の局面の半導体装置の製造方法は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜を形成する工程と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極を形成する工程と、チャネル領域を挟むように素子形成領域内に形成された一対のソース/ドレイン領域を形成する工程と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するようにサイドウォール絶縁膜を形成する工程と、素子分離絶縁膜および半導体層上に絶縁膜を形成する工程と、素子形成領域よりもひとまわり小さい領域に存在する絶縁膜を除去する工程と、絶縁膜を除去する工程の後に、全面に金属層を形成する工程と、金属層を形成する工程の後に、素子形成領域と接触している金属とその素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えている。 A method for manufacturing a semiconductor device according to one aspect of the present invention includes a step of forming an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a gate insulating film formed on the surface of a channel region A step of forming a gate electrode, a step of forming a pair of source / drain regions formed in the element formation region so as to sandwich the channel region, and a side surface of the outermost edge of the gate electrode in the length direction of the channel region Forming a sidewall insulating film so as to be in contact with the element, forming an insulating film on the element isolation insulating film and the semiconductor layer, and removing an insulating film existing in a region slightly smaller than the element forming region; After the step of removing the insulating film, after the step of forming the metal layer on the entire surface and the step of forming the metal layer, the metal in contact with the element formation region and the element formation region are It is, and a step of forming a metal silicide film.
本発明の他の局面の半導体装置の製造方法は、第1の素子形成領域と第2の素子形成領域とを有する半導体基板上に金属層を形成する工程と、第1の素子形成領域のソース領域のみ電気的に不活性なイオンを注入する工程と、電気的に不活性なイオンを注入した工程の後に、金属層と素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えている。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a metal layer on a semiconductor substrate having a first element formation region and a second element formation region; and a source of the first element formation region. A step of implanting electrically inactive ions only in the region, and a step of forming a metal silicide film by reacting the metal layer with the element formation region after the step of implanting electrically inactive ions. ing.
本発明における他の局面の半導体装置の製造方法においては、寄生抵抗の値を特に低く設定したい領域に電気的に不活性なイオンを注入することにより単結晶シリコンをアモルファス化させるため、シリサイド化反応時に発生するシリサイド/シリコン界面の応力が低減され、結晶欠陥を発生させることなく、シリサイド化反応が促進され、良好なシリサイド膜が形成される。よって、電気的に不活性なイオンを選択的に注入すれば、所望の領域にのみ従来よりも厚い膜厚のシリサイド膜が形成される。 In the method of manufacturing a semiconductor device according to another aspect of the present invention, the silicidation reaction is performed in order to amorphize single crystal silicon by implanting electrically inactive ions into a region where the value of the parasitic resistance is particularly desired to be set low. The silicide / silicon interface stress sometimes generated is reduced, the silicidation reaction is promoted without generating crystal defects, and a good silicide film is formed. Therefore, if an electrically inactive ion is selectively implanted, a silicide film having a thickness greater than that of the conventional film is formed only in a desired region.
本発明は以上説明したように構成されるため、以下に記載するような効果を奏する。
本発明の一の局面の半導体装置によれば、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域にはシリサイド膜が形成されていないため、ソース/ドレイン間のリーク電流の発生を防止することができる。
Since the present invention is configured as described above, the following effects can be obtained.
According to the semiconductor device of one aspect of the present invention, the silicide film is not formed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and located outside the sidewall insulating film. Generation of leakage current between the source / drain can be prevented.
本発明の他の局面の半導体装置の製造方法によれば、寄生抵抗の値を特に低く設定したい領域に電気的に不活性なイオンを注入することによりシリサイド化反応時に発生するシリサイド/シリコン界面の応力を低減させることができ、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができる。 According to the method for manufacturing a semiconductor device of another aspect of the present invention, the silicide / silicon interface generated during the silicidation reaction by implanting electrically inactive ions into a region where the value of the parasitic resistance is to be set particularly low. Stress can be reduced, and a good silicide film can be formed without generating crystal defects.
よって、電気的に不活性なイオンを選択的に注入すれば、所望の領域にのみ従来よりも厚い膜厚のシリサイド膜を形成することができる。 Therefore, if an electrically inactive ion is selectively implanted, a silicide film having a thickness greater than that of the conventional film can be formed only in a desired region.
実施の形態1.
以下、本発明の1実施の形態を図1に基づいて説明する。図1は、本発明にかかるバルクMOSトランジスタを示す断面構造図である。図1において、1〜11は従来図34と同一あるいは相当するものを示す。但し、N+ ソース/ドレイン領域8の内、N+ソース領域を8a、N+ ドレイン領域を8bとする。また、本実施の形態では従来のチタンシリサイド膜9に相当するものはN+ドレイン領域8bにのみ設けられており、N+ ソース領域8aにはN+ ドレイン領域8bに設けられたチタンシリサイド膜9よりも厚い膜厚を持つチタンシリサイド膜15が設けられている。その膜厚差は100 Å〜300 Å程度に設定されている。
Hereinafter, an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a sectional view showing a bulk MOS transistor according to the present invention. In FIG. 1,
次に、図1に示すバルクMOSトランジスタの製造工程について説明する。まず、シリコン基板1を950 ℃程度のwet雰囲気でLOCOS酸化により素子分離酸化膜2を3000Å程度形成し、LOCOS酸化されなかった領域にゲート絶縁膜3となる酸化膜3aを形成する(図2)。次に、全面にCVD法によりポリシリコン膜4a、スパッタ法によりタングステンシリサイド膜5a及びCVD法により酸化膜6aをこの順に形成し(図3)、ゲート電極の形状にパターニングすることによりゲート電極4、タングステンシリサイド膜5、酸化膜6の上面部6bを形成する。次にN-ソース/ドレイン注入によりN- ソース/ドレイン領域7を形成し(図4)、全面に酸化膜を体積させ、エッチバックすることによりゲート絶縁膜3及び酸化膜6の側壁部6cを形成する(図5)。以後、酸化膜6は上面部6bと側壁部6cから構成されるものとし、上面部6bと側壁部6cの記載は省略する。次に、スパッタ法により全面にチタン16を500 Å越えない範囲で堆積させ、ドレイン領域にレジスト20をパターニングし、ソース領域のみにシリコンイオン、酸素イオン又は窒素イオン等の電気的に不活性なイオン(以後、不活性化イオンと称す)を30keV 〜100 keV 、4〜5×1014/cm2 から1×1016/cm2の条件で30°〜45°の傾斜角度で回転斜め注入し、シリコン層表面に結晶性ダメージを与え、チタン/シリコン界面のミキシングを施し、その後のシリサイド化反応が滑らかに行われるようにする(図6)。次に、2ステップアニール法を用いてソース/ドレイン領域にのみ自己整合的にチタンシリサイド膜を形成する。つまり、レジスト20を除去後、窒素雰囲気で680 ℃、30秒間のアニールを施し、シリコンと接しているチタンを反応させ、準安定化した化合物C49構造のTiX Si1-Xを形成する。絶縁膜(素子分離酸化膜2及び酸化膜6)上のチタンは硫酸と過酸化水素水の混合液で自己整合的に除去される。その後、再度窒素雰囲気で850 ℃、30秒間のアニールを施し、シリサイド膜を安定な構造のC54構造に形成する。このとき、ソース領域は不活性化イオンでミキシングが施されているためドレイン領域に比べてシリサイド化反応が起こりやすく、かつ、反応速度が速いため、ドレイン領域に形成されたシリサイド膜9の膜厚に比べて厚い膜厚のシリサイド膜15が形成される。また、ソース側はチタンとアモルファス化されたシリコン層との反応であるため、ドレイン側のチタンと単結晶シリコン層との反応に比べて反応時に発生する応力が小さく、シリサイド/シリコン界面に発生する結晶欠陥密度も低くなり、均一に反応が進む。次に、N+ソース/ドレイン注入によりN+ ソース/ドレイン領域8を形成する。このとき、注入されるイオンのエネルギーは、注入後の活性化により形成されるPN接合面における空乏層内にドレイン領域の結晶欠陥を含まないようなエネルギーに設定しておく必要がある。シリサイド膜とシリコン基板の界面近傍に飛程(RP)がくるようにソース/ドレイン領域への不純物の注入エネルギーを選ぶと、理想的なソース/ドレイン領域のPN接合特性を形成できる。ソース側はミキシングにより欠陥の発生が抑制され、ドレイン側は本来シリサイド膜が薄いため、欠陥は発生していない。例えば、ソース側のシリサイド膜厚が500 Åである場合、Nチャネルトランジスタを形成するためのヒ素イオンであれば50keV 程度、Pチャネルトランジスタを形成するためのホウ素イオンであれば40keV 程度がよい(図7)。イオン注入後、850 ℃、30分程度の炉アニールを施し、不純物の活性化を行う。最後に、酸化膜を堆積させて層間絶縁膜10を形成し、ソース/ドレイン領域及びゲート電極への電気的接続を目的としたコンタクトホールを設け、スパッタ法でアルミを形成した後、配線状にパターニングし、水素化処理を施し、図1に示すMOSトランジスタが完成する。
Next, a manufacturing process of the bulk MOS transistor shown in FIG. 1 will be described. First, an element
上記製造工程においては、チタンを堆積させた後に不活性イオンを注入したが、不活性イオンを注入した後にチタンを堆積させてもよい。この場合、チタン/シリコン界面においての反応の均一性は上記製造工程における場合よりも劣るが、イオン注入を行った後にフッ素系あるいは過酸化水素系のwet処理工程による表面洗浄を行えるため、イオン注入機からの金属汚染を防止することができる。 In the manufacturing process described above, inert ions are implanted after depositing titanium. However, titanium may be deposited after implanting inert ions. In this case, the uniformity of the reaction at the titanium / silicon interface is inferior to that in the above manufacturing process, but the surface can be cleaned by a fluorine-based or hydrogen peroxide-based wet treatment step after ion implantation. Metal contamination from the machine can be prevented.
次に本実施の形態による発明の効果について説明する。本実施の形態を採用することにより、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜9の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定できる。よって、寄生抵抗がトランジスタ特性に顕著に悪影響を及ぼすソース側においては厚い膜厚のシリサイド膜15を設け、その抵抗値を下げることができ、抵抗値の問題をソース側程考慮することのないドレイン側においては薄い膜厚のシリサイド膜9を設け、その抵抗値を下げ過ぎず、パンチスルーが発生するのを防止することができる。また、N+ソース領域8a上には、シリサイド膜厚が十分に厚く形成されているが、上記製造方法によるミキシング効果によりソース領域下のシリコン基板内に結晶欠陥が発生するのを抑制できる。よって、ソース領域のPN接合特性を良好にでき、接合リーク電流が発生するのを制御できる。また、従来と同じ膜厚のチタンを堆積させてシリサイド化反応を行っても、このミキシング効果により従来よりも厚い膜厚のシリサイド膜を形成できるので、従来のように厚い膜厚のシリサイド膜を得るためにソース/ドレイン領域の接合深さを犠牲にすることなく、ソース/ドレイン接合面を浅く形成できる。
実施の形態2.
図8は、本発明の第2実施の形態によるSOI/MOSトランジスタの断面構造図である。図8において、1〜13、15は実施の形態図1あるいは従来図36と同一あるいは相当するものを示す。本実施の形態においては、SOI基板上に実施の形態1に示すMOSトランジスタが形成されている。つまり、SOI基板上に形成されたMOSトランジスタにおいて、N+ソース領域8aにはN+ ドレイン領域8bに設けられたチタンシリサイド膜9よりも厚い膜厚を持つチタンシリサイド膜15が設けられている。tSiは、シリサイド化反応で消費されるシリコン層の膜厚を示す。
Next, the effect of the invention according to this embodiment will be described. By adopting this embodiment, the thickness of the source-side
FIG. 8 is a cross-sectional structure diagram of an SOI / MOS transistor according to the second embodiment of the present invention. 8, 1 to 13 and 15 are the same as or equivalent to those of the embodiment shown in FIG. In the present embodiment, the MOS transistor described in the first embodiment is formed over an SOI substrate. That is, in the MOS transistor formed on the SOI substrate, a
次に図8に示すSOI/MOSトランジスタの製造工程について説明する。本実施の形態においてはSOI層13が1000Å以下に形成されたSOI基板上に実施の形態1に示す工程とほぼ同一の工程でMOSトランジスタを形成すればよいが、不活性化イオンの注入条件、堆積させるチタンの膜厚条件及びN+ソース/ドレイン領域8へのイオン注入条件が異なるので、異なる部分において詳述する。図9には、SOI/MOSトランジスタの製造工程において実施の形態1の図6に示す工程に相当する工程であり、チタン16を堆積後、不活性化イオンを注入する工程を示す図である。図9において、tSOIはSOI層の膜厚、tTiはSOI層上に堆積されたチタンの膜厚を示す。また、図10は膜厚1000ÅのSOI層にシリコンイオンを直接注入した場合のシリコンイオン注入量と注入エネルギーの関係を示す図であり、図11は膜厚1000ÅのSOI層13上に200 Åのチタンをスパッタ法により堆積させた後にシリコンイオンを注入した場合のシリコンイオン注入量と注入エネルギーの関係を示す図である。領域(1)に示すような条件、つまり、図10及び図11のどちらに示す場合においても注入量が5×1015/cm2を越えるような条件で注入を行うと、注入領域周辺の結晶欠陥が多くなりソース/ドレイン間リーク電流が上昇する。また、領域(2)に示すような条件、つまり、図10に示す場合は注入エネルギーが35keV を越えるような条件で、図11に示す場合は注入エネルギーが44keV を越えるような条件で注入を行うと、SOI層13/埋め込み酸化膜12界面の結晶性を悪化させてしまう。また、領域(3)に示すような条件で注入を行うと、シリコンイオンによりアモルファス化される層の膜厚が十分に厚くならないために、ある程度シリサイド化反応が進むと後は従来と同様の単結晶シリコンとチタンとの反応になるため、シリサイド化反応が十分に起こらない。特に図11に示す場合、シリコンイオンがチタン内部に蓄積してSOI層13に達せず、SOI層がアモルファス化されないので、同じシリコンイオン注入量でも図9に示す場合より高い注入エネルギーで注入しないとシリサイド化反応が十分に起こらない。以上、領域(1)〜(3)のいずれにも該当しない注入条件でイオン注入する必要がある。なお、実施の形態1に示すようなバルクMOSトランジスタの場合は、埋め込み酸化膜12を持たないので、領域(2)に示す注入条件を考慮する必要はないが、結晶欠陥を含む領域の基板方向の深さがソース/ドレイン接合深さよりも浅くなるような注入条件を選ぶ必要はある(実施の形態1記載)。
Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 8 will be described. In this embodiment, a MOS transistor may be formed on an SOI substrate on which an
次に、図12を用いてシリコンイオンの注入飛程RP と形成されたMOSトランジスタの歩留まりの関係を示す。図12において、横軸はシリコンイオンの注入飛程RPをSOI層の膜厚tSOI とチタンの膜厚tTiとの和で規格化した比率を示し、縦軸は1000個のトランジスタを並列に接続したTEGのリーク電流の歩留まりを示す。図12により、歩留まりを100%にするためには、シリコンイオンの注入飛程RPをtTi≦RP ≦tTi+0.5 ×tSOI の範囲で設定すればよいことが解る。つまり、注入エネルギーが高くなり注入飛程RP が大きくなると、注入により誘起された結晶欠陥がMOSトランジスタのチャネル方向に進行し、リーク電流の原因になっているものと考えられるからである。 Next, FIG. 12 is used to show the relationship between the silicon ion implantation range R P and the yield of the formed MOS transistors. In FIG. 12, the horizontal axis represents the ratio of silicon ion implantation range R P normalized by the sum of the SOI layer thickness t SOI and the titanium thickness t Ti, and the vertical axis represents 1000 transistors in parallel. The yield of leakage current of the TEG connected to is shown. From FIG. 12, it is understood that the silicon ion implantation range R P may be set in the range of t Ti ≦ RP ≦ t Ti + 0.5 × t SOI in order to obtain a yield of 100%. That is, when the implantation energy is increased and the implantation range RP is increased, it is considered that crystal defects induced by the implantation proceed in the channel direction of the MOS transistor and cause a leakage current.
次に、シリサイド化で消費されるシリコン層とシリサイド膜のシート抵抗との関係について説明する。SOI/MOSトランジスタは、バルクMOSトランジスタと異なり埋め込み酸化膜12により薄いSOI層13を持つため、シリサイド化反応がSOI層の深さ方向に進み、シリサイド化反応により形成されたシリサイド膜が埋め込み酸化膜12に到達することが考えられる。図13はシリサイド化で消費されるシリコン層の消費量とシリサイド膜のシート抵抗値の関係を示した図である。図13において、横軸はシリサイド化反応で消費されるシリコン層の膜厚tSi(図8参照)のSOI層の膜厚tSOI に対する割合を示し、縦軸はシリサイド膜のシート抵抗値を示す。図に示すように、シリサイド化反応によりSOI層のほとんどが消費されると、形成されたシリサイド膜がその後の熱処理により凝集し、シート抵抗が桁違いに上昇する。よって、SOI/MOSトランジスタにおいては、シリサイド化反応の終了後もシリサイド膜15と埋め込み酸化膜12の間にシリコン層が残るようにしなければならない。例えば、1000ÅのSOI層と反応して形成されるシリサイド膜のシート抵抗値を5Ω/□以下に設定しようとする場合、消費されるシリコン層の膜厚tSiは、
0.5 ×tSOI ≦tSi≦0.9 ×tSOI (500 Å≦tSi≦ 900Å)
を満たすような範囲であればよい。また、より薄膜の、例えば500 ÅのSOI層におけるシリサイド化反応を考えた場合、消費されるシリコン層の膜厚tSiの上限は上述の理由により0.9 ×tSOI =450 Åであるが、下限においては所望の抵抗値により設計条件を選択すればよい。多少シート抵抗値が高い値でもよい場合、消費されるシリコン層の膜厚tSiの下限は0.5 ×tSi=250 Åに設定すればよいが、より低抵抗な値を必要とする場合、下限は、例えば、0.75×tSi=375 Åに設定すればよい。いずれにしても、シリサイド化反応で消費されるシリコン層の膜厚tSiは0.5 ×tSOI ≦tSi≦0.9 ×tSOI の範囲内である。
Next, the relationship between the silicon layer consumed by silicidation and the sheet resistance of the silicide film will be described. Unlike the bulk MOS transistor, the SOI / MOS transistor has a
0.5 x t SOI ≤ t Si ≤ 0.9 x t SOI (500 Å ≤ t Si ≤ 900 Å)
It may be in a range that satisfies the above. Further, when considering the silicidation reaction in a thinner SOI layer, for example, 500 SO SOI layer, the upper limit of the consumed silicon layer thickness t Si is 0.9 × tSOI = 450 に よ り for the above reason. The design conditions may be selected according to the desired resistance value. If the sheet resistance value may be a little high, the lower limit of the consumed silicon layer thickness t Si may be set to 0.5 × t Si = 250 mm, but if a lower resistance value is required, the lower limit For example, 0.75 × t Si = 375375 may be set. In any case, the film thickness t Si of the silicon layer consumed in the silicidation reaction is in the range of 0.5 × t SOI ≦ t Si ≦ 0.9 × t SOI .
次に、N+ソース/ドレイン領域8を形成するためのイオン注入条件について説明する。N+ソース/ドレイン注入は従来と同様、2ステップアニール法でシリサイド化を行い、ソース側にチタンシリサイド膜15、ドレイン側にチタンシリサイド膜9を形成した後に行う。このときのイオン注入エネルギーは、SOI層13と埋め込み酸化膜12の界面に不純物のピークがくるように注入エネルギーを選ぶ必要がある。例えば、SOI層13の膜厚tSOIが1000Åの場合、NMOSトランジスタを形成するためのヒ素イオンで100keV〜150keV程度、PチャネルMOSトランジスタ(以後PMOSトランジスタと称す)を形成するためのホウ素イオンで20keV 〜40keV 程度がよい。SOI/MOSトランジスタにおいては、その後の熱処理により、ソース/ドレイン接合面が埋め込み酸化膜12に到達するような条件であり、シリサイド/シリコン界面がオーミック特性を示すような注入条件であれば、シリサイド/シリコン界面に発生した欠陥を考慮した注入条件を選ぶ必要がない。
Next, ion implantation conditions for forming the N + source /
次に、本実施の形態における発明の効果を説明する。SOI/MOSトランジスタにおいても、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜9の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定でき、実施の形態1に示す場合と同様の効果を奏する。また、本実施の形態によるSOI/MOSトランジスタにおいては、シリサイド膜15の膜厚が厚く、シリサイド膜15がチャネル領域の近辺にまで存在するため、ドレイン端でインパクトイオン化により発生したホールがソース近傍及びチャネル領域に蓄積せずにソース側のシリサイド膜15に引き抜かれ、寄生バイポーラトランジスタ動作によるエミッタの注入効率が低下し、ソース/ドレイン間耐圧が向上する。さらに、SOI/MOSトランジスタにおいては、ソース/ドレイン領域におけるPN接合面はSOI基板13に垂直な面だけであり、バルクシリコンにみられるように基板に水平なPN接合面は存在しないので、SOI層13にMOSトランジスタを形成する場合は、実施の形態1に示すバルクMOSトランジスタと比較してソース/ドレイン領域の接合特性が厳しくない。つまり、薄膜のSOI層13の下に埋め込み酸化膜12が存在するため、ソース/ドレイン領域の接合面積が小さく多少のリーク電流が発生してもデバイス特性に悪影響を与えにくい。
実施の形態3.
図14は、本発明の第3実施の形態によるSOI/CMOSトランジスタの断面構造図である。図14において、1〜4、6〜13は実施の形態図8と同一あるいは相当するものを示す。20はP- ソース/ドレイン領域、21はP+ソース/ドレイン領域を示し、21a をP+ ソース領域、21b をP+ ドレイン領域とする。P- ソース/ドレイン領域20及びP+ソース/ドレイン領域21とでPMOSトランジスタのLDD構造を構成している。本実施の形態では、NMOSトランジスタとPMOSトランジスタとが同一基板内に形成されたCMOSトランジスタを構成し、NMOSトランジスタ及びPMOSトランジスタのどちらにおいてもソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜9の膜厚が異なる値に設定されている。また、NMOSトランジスタ及びPMOSトランジスタのどちらのゲート電極4上にもチタンシリサイド膜9が自己整合的に形成されている。
Next, the effect of the invention in this embodiment will be described. Also in the SOI / MOS transistor, since the film thickness of the source side
FIG. 14 is a sectional view of an SOI / CMOS transistor according to the third embodiment of the present invention. In FIG. 14, 1 to 4 and 6 to 13 are the same as or equivalent to those in FIG.
次に図14に示すSOI/CMOSトランジスタの製造工程について説明する。まず、1000ÅのSOI層13を950 ℃程度のwet雰囲気でLOCOS酸化により素子分離酸化膜2を2600Å程度形成する。次に、酸化膜3aを1000Å程度形成し、該酸化膜3a上に1×1020/cm3のリンがドープされたポリシリコン膜4aを1000Å程度形成する(図15)。次に、ポリシリコン膜4aをパターニングし、ゲート電極4を形成後、NMOSトランジスタ形成領域にはN-ソース/ドレイン領域7を形成し、PMOSトランジスタ形成領域にはP- ソース/ドレイン領域20を形成する。次に、全面に酸化膜6aを堆積させた後(図16)、異方性の強いエッチング条件で、ゲート電極4の側壁にのみ酸化膜6を形成し、またこの時、酸化膜3aもエッチングによりゲート絶縁膜3の形状にする。次に、チタン16を全面にスパッタ法で形成後、NMOSトランジスタのソース領域以外の領域にレジスト27を形成し、シリコン等の不活性化イオンを35keV 、2×1015/cm2 の条件で30°〜45°の傾斜角度で回転斜め注入する(図17)。次に、レジスト27を除去後、PMOSトランジスタのソース領域以外の領域にレジスト28を形成し、窒素等の不活性化イオンを35keV 、2×1015/cm2 の条件で回転斜め注入する(図18)。この場合、NMOSトランジスタにシリコンイオンをPMOSトランジスタに窒素イオンを注入したが、単一のイオンを注入する場合はNMOSトランジスタ及びPMOSトランジスタのソース領域以外の領域にレジストを設けてイオン注入を行えばよいので、レジストを形成する工程は一回で済む。次に、レジスト28を除去後、2ステップアニール法を用いてソース/ドレイン領域及びゲート電極4上にのみ自己整合的にチタンシリサイド膜を形成する(図19)。この時、実施の形態1で詳述したように、不活性化イオンの注入されている領域であるNMOSトランジスタ及びPMOSトランジスタのソース領域はシリサイド化反応が十分に行われるため、ドレイン領域に形成されるチタンシリサイド膜9よりも厚い膜厚のチタンシリサイド膜15が形成される。ソース側のチタンシリサイド膜15の膜厚は500 Å〜800 Åであり、ドレイン側のチタンシリサイド膜9の膜厚は100 Å〜600 Åである。なお、シリサイド化を行うための諸条件については実施の形態2で詳述しているので、ここではその記載を省略する。
Next, a manufacturing process of the SOI / CMOS transistor shown in FIG. 14 will be described. First, a device
本実施の形態に示すSOI/CMOSトランジスタにおいても、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜9の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定でき、実施の形態2に示す場合と同様の効果を奏する。また、NMOSトランジスタへの不活性化イオン注入とPMOSトランジスタへの不活性化イオン注入とを別々の工程で行うことによって、ソース側のチタンシリサイド膜15でNMOSトランジスタとPMOSトランジスタとで異なる膜厚に設定することが可能である。
実施の形態4.
図20は本発明の第4実施の形態を示すSOI/MOSトランジスタの断面構造図である。図22において、1〜13、15は実施の形態図8と同一あるいは相当するものを示す。本実施の形態は、SOI基板上にNMOSトランジスタが複数(図面上では2個)形成された構成であり、各々のMOSトランジスタにおいて、ソース側のチタンシリサイド膜15がドレイン側のチタンシリサイド膜9よりも厚く形成されている。ソース側のチタンシリサイド膜15の膜厚は500 Å〜800 Åであり、ドレイン側のチタンシリサイド膜9の膜厚は100 Å〜600 Åである。
Also in the SOI / CMOS transistor shown in this embodiment, since the film thicknesses of the
FIG. 20 is a cross-sectional structure diagram of an SOI / MOS transistor showing a fourth embodiment of the present invention. In FIG. 22, 1 to 13 and 15 are the same as or equivalent to those in the embodiment shown in FIG. In the present embodiment, a plurality of NMOS transistors (two in the drawing) are formed on an SOI substrate. In each MOS transistor, the source-side
次に図20に示すSOI/MOSトランジスタの製造工程について説明する。図20は、SOI/MOSトランジスタの製造工程において実施の形態2の図9に示す工程に相当する工程であり、チタン16を堆積後、不活性化イオンを注入する工程を示す図である。MOSトランジスタのソース領域以外の領域にレジスト29を形成し、シリコンイオン等の不活性化イオンを30°〜45°の傾斜角度で回転斜め注入し、SOI層13表面に結晶性ダメージを形成する。また、この注入でチタン/シリコン界面のミキシングを施し、シリサイド化反応が滑らかに行われるようにする。なお、シリサイド化を行うための諸条件及び以後の工程については実施の形態2で詳述しているので、その記載を省略する。
実施の形態5.
図22は本発明の第5実施の形態を示すSOI/MOSトランジスタの断面構造図である。図22において、1〜13、15は実施の形態図20と同一あるいは相当するものを示す。本実施の形態においても、SOI基板上にNMOSトランジスタが複数(図面上では2個)形成された構成である。ただし、領域Aに形成されたNMOSトランジスタのソース/ドレイン領域にはともにミキシング工程が施されており、実施の形態4に示す場合と異なり、ソース側に形成されたチタンシリサイド膜15と同一膜厚のチタンシリサイド膜15がドレイン側にも形成されている。ここで、ソース側とドレイン側のチタンシリサイド膜15を区別する場合は、15a をソース側のチタンシリサイド膜とし、15b をドレイン側のチタンシリサイド膜とする。一方、領域Bに形成されたNMOSトランジスタのソース/ドレイン領域にはともにミキシング工程が施されておらず、領域Bのソース/ドレイン領域には、領域Aのソース/ドレイン領域に形成されたチタンシリサイド膜15よりも薄い膜厚を持つチタンシリサイド膜9が形成されている。
Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 20 will be described. FIG. 20 is a diagram showing a process corresponding to the process shown in FIG. 9 of the second embodiment in the manufacturing process of the SOI / MOS transistor, and a process of implanting deactivated ions after depositing
FIG. 22 is a sectional view of an SOI / MOS transistor showing a fifth embodiment of the present invention. In FIG. 22,
次に図22に示すSOI/MOSトランジスタの製造工程について説明する。図23は、SOI/MOSトランジスタの製造工程において実施の形態2の図9に示す工程に相当する工程であり、チタン16を堆積後、不活性イオンを注入する工程を示す図である。ただし、本実施の形態では領域Bにのみレジスト30を形成し、シリコンイオン等の不活性化イオンを30°〜45°の傾斜角度で回転斜め注入し、SOI 層13表面に結晶性ダメージを形成する。また、この注入でチタン/シリコン界面のミキシングを施し、シリサイド化反応が滑らかに行われるようにする。なお、シリサイド化を行うための諸条件及び以後の工程については実施の形態2で詳述しているので、その記載を省略する。
Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 22 will be described. FIG. 23 is a diagram showing a step corresponding to the step shown in FIG. 9 of the second embodiment in the manufacturing process of the SOI / MOS transistor, and a step of implanting inert ions after depositing
本実施の形態を採用することにより、MOSトランジスタごとにソース/ドレイン領域のチタンシリサイド膜の膜厚を異ならしめることができるので、トランジスタごとに所望の抵抗値を有するソース/ドレイン領域を形成することが可能となる。つまり、ソース/ドレイン領域の寄生抵抗を他のトランジスタよりも低くする必要があるMOSトランジスタのソース/ドレイン領域に対し、不活性化イオンを注入すればよい。また、不活性化イオンの注入により、シリサイド化反応時に発生する結晶欠陥が抑制されるので、シリサイド化に起因するリーク電流を低減することができる。つまり、ソース/ドレイン領域のリーク電流を他のトランジスタよりも低くする必要があるときに、選択的に不活性化イオンを注入すればよい。
実施の形態6.
図24は本発明の第6実施の形態を示すSOI基板上に設けられたDRAM素子の断面構造図である。図24において、1〜13、15は実施の形態図20と同一あるいは相当するものを示す。35は上部電極であるセルプレート、36はキャパシタ絶縁膜、37は下部電極であるストレージノード、38はポリシリコンからなる配線(以後ポリシリコンパッドと称す)、39はポリシリコンとタングステンシリサイドの積層構造で形成されたビット線、40はアルミからなる補強ワード線である。本実施の形態においては、DRAM素子のキャパシタ側のチタンシリサイド膜15が他方側のチタンシリサイド膜9の膜厚よりも厚く形成されている。
By employing this embodiment, the thickness of the titanium silicide film in the source / drain region can be made different for each MOS transistor, so that a source / drain region having a desired resistance value is formed for each transistor. Is possible. That is, it is only necessary to inject deactivation ions into the source / drain region of the MOS transistor that requires the parasitic resistance of the source / drain region to be lower than that of other transistors. Moreover, since the crystal defects generated during the silicidation reaction are suppressed by the implantation of the deactivating ions, the leakage current resulting from the silicidation can be reduced. That is, when it is necessary to make the leakage current of the source / drain region lower than that of other transistors, it is only necessary to selectively inject deactivation ions.
FIG. 24 is a cross-sectional structure diagram of a DRAM device provided on an SOI substrate according to the sixth embodiment of the present invention. In FIG. 24, 1 to 13 and 15 are the same as or equivalent to those of the embodiment of FIG. 35 is a cell plate as an upper electrode, 36 is a capacitor insulating film, 37 is a storage node as a lower electrode, 38 is a wiring made of polysilicon (hereinafter referred to as a polysilicon pad), and 39 is a laminated structure of polysilicon and tungsten silicide. A
DRAMの場合はその回路動作において、セルに電荷を保持しているか否かでMOSトランジスタのソースにあたるものとドレインにあたるものとが反転する。キャパシタ側に電荷を保持して電位が上昇していく場合は、その電荷がリーク電流としてポリシリコンパッド38側に抜けていくという問題点があるため、通常は定期的に電荷の再書き込みを行っている。この再書き込みのサイクルを長くするためには、リーク電流を低減することが望まれ、不活性化イオンの注入によりシリサイド化反応時の結晶欠陥の発生を低減させると、結晶欠陥に起因するリーク電流を低減させることができる。なお、本実施の形態では、キャパシタ側にのみ不活性イオンを注入したが、ポリシリコンパッド側にも不活性化イオンを注入してもよい。
実施の形態7.
図25は本発明の第7実施の形態を示すSOI/MOSトランジスタの断面構造図である。図25において、1〜8、11〜13は実施の形態図20と同一あるいは相当するものを示す。40は500 〜800 Åの膜厚を有するチタンシリサイド膜であり、素子分離酸化膜2と間隔を隔ててソース/ドレイン領域に形成される。41は素子分離酸化膜2及び素子分離酸化膜近傍のSOI層上に形成された酸化膜である。
In the case of DRAM, in the circuit operation, the one corresponding to the source of the MOS transistor and the one corresponding to the drain are inverted depending on whether or not electric charge is held in the cell. When the potential rises while holding the charge on the capacitor side, there is a problem that the charge escapes to the
FIG. 25 is a cross-sectional structure diagram of an SOI / MOS transistor showing a seventh embodiment of the present invention. In FIG. 25, 1 to 8 and 11 to 13 are the same as or equivalent to those in FIG.
次に図25に示すSOI/MOSトランジスタの製造工程について説明する。SOI/MOSトランジスタの製造工程において実施の形態1の図5に示す工程までをSOI基板に施す。次に、LPCVD法で酸化膜41a を2000Å堆積させた後、SOI層13よりも一回り小さいマスクを用いてレジスト31を設ける(図26)。このマスクはDRAM等のデバイスを形成する場合には通常適用されているマスクであり、このために新規にマスクを作成する必要はない。図27は図26に示す断面図に対応する上面図であり、図27のA−A′断面図が図26である。また、図28は図27のB−B′断面図である。次に、酸化膜41a をパターニングして、酸化膜41を形成した後、レジスト31を除去し、チタン16をスパッタ法で堆積させ、不活性イオンを30°〜45°の斜め回転注入し、シリコン/チタン界面のミキシングを施す(図29)。最適なシリサイド膜を形成するための諸条件及び以後の工程については実施の形態2で詳述しているのでここではその説明を省略する。
Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 25 will be described. In the manufacturing process of the SOI / MOS transistor, the process up to the process shown in FIG. 5 of
本実施の形態によるSOI/MOSトランジスタにおいては素子分離酸化膜2のエッジ部にチタンシリサイド膜40が形成されない。よって、図27に示すようにゲート電極4と素子分離酸化膜2との交点cにチタンシリサイド膜40が形成されないことになり、ソース/ドレイン間リーク電流を防ぐことが可能となる。
実施の形態8.
図30は本発明の第8実施の形態を示すCMOSインバータの上面図であり、図31は図30のA−A′断面図である。図30及び図31において1〜8、11〜13は実施の形態図25と同一あるいは相当するものを示す。45はチタンシリサイド膜40とアルミ配線11の電気的接続を行うために層間絶縁膜10に設けられたコンタクトホールである。
実施の形態9.
図32はこの発明の第9実施の形態を示す3入力NAND回路の等価回路図である。図32において、50、51、52はPMOSトランジスタ、53、54、55はNMOSトランジスタ、VDDは電源電位、VSSは接地電位を示す。NAND回路のように、各トランジスタのソース/ドレインが各々決まっている場合は、図34中の斜線Zで示すソース領域にのみシリコン等のイオンを注入してシリサイド膜を形成することで、ソース領域においてドレイン領域のシリサイド膜よりも膜厚の厚いシリサイド膜を有するNMOSトランジスタ53、54、55を構成する。
実施の形態10.
図33はこの発明の第10実施の形態を示す高抵抗付加型SRAMセル回路の等価回路図である。図33において、60、61はドライバトランジスタ、62、63は抵抗素子、64はビット線、65はバービット線、66、67はアクセストランジスタ、68はワード線である。この回路のドライバトランジスタ60、61のようにソース/ドレイン各々決まっている場合は、図33中の斜線Zで示すソース領域にのみシリコン等のイオンを注入してシリサイド膜を形成すればよい。
In the SOI / MOS transistor according to the present embodiment,
FIG. 30 is a top view of a CMOS inverter showing an eighth embodiment of the present invention, and FIG. 31 is a cross-sectional view taken along the line AA 'of FIG. 30 and 31,
FIG. 32 is an equivalent circuit diagram of a 3-input NAND circuit showing the ninth embodiment of the invention. In FIG. 32, 50, 51 and 52 are PMOS transistors, 53, 54 and 55 are NMOS transistors, V DD is a power supply potential, and V SS is a ground potential. When the source / drain of each transistor is determined as in the NAND circuit, ions such as silicon are implanted only into the source region indicated by the oblique line Z in FIG.
FIG. 33 is an equivalent circuit diagram of a high resistance addition type SRAM cell circuit showing the tenth embodiment of the invention. In FIG. 33, 60 and 61 are driver transistors, 62 and 63 are resistance elements, 64 is a bit line, 65 is a bar bit line, 66 and 67 are access transistors, and 68 is a word line. When the source / drain are determined like the
以上の実施の形態では、チタンを用いたシリサイド化反応について述べてきたが、シリコンと反応し、金属化合物を生成するような材料であればどのよう材料でもよい。例えば、コバルトシリサイド(CoSi2 )、ニッケルシリサイド(NiSi2 )、タンタルシリサイド(TaSi2)等があげられる。また、以上の実施の形態では、主にNMOSトランジスタについて記載したが、PMOSトランジスタにおいても同様の効果を得ることができる。 Although the silicidation reaction using titanium has been described in the above embodiment, any material may be used as long as it reacts with silicon and generates a metal compound. For example, cobalt silicide (CoSi 2 ), nickel silicide (NiSi 2 ), tantalum silicide (TaSi 2 ), and the like can be given. In the above embodiment, the NMOS transistor is mainly described, but the same effect can be obtained also in the PMOS transistor.
8a N+ソース領域、8b N+ドレイン領域、9,15,40 チタンシリサイド膜、13 SOI層、16 チタン、21a P+ソース領域、21b P+ドレイン領域、41 酸化膜。 8a N + source region, 8b N + drain region, 9, 15, 40 titanium silicide film, 13 SOI layer, 16 titanium, 21a P + source region, 21b P + drain region, 41 oxide film.
Claims (6)
チャネル領域を挟むように前記素子形成領域内に形成された一対のソース/ドレイン領域と、
前記チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、
前記ソース/ドレイン領域の表面上に形成されたシリサイド膜とを備え、
前記ゲート電極および前記サイドウォール絶縁膜は、前記素子形成領域の上側の領域から前記素子分離絶縁膜の上側の領域まで延びており、かつ、
前記シリサイド膜は、少なくとも前記サイドウォール絶縁膜および前記素子分離絶縁膜に隣接する領域であって前記サイドウォール絶縁膜の外側に位置する領域には形成されていない、半導体装置。 An element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
A pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
A gate electrode formed on the surface of the channel region via a gate insulating film;
A sidewall insulating film formed so as to be in contact with a side surface of the outermost edge of the gate electrode in the length direction of the channel region;
A silicide film formed on the surface of the source / drain region,
The gate electrode and the sidewall insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and
The semiconductor device, wherein the silicide film is not formed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and positioned outside the sidewall insulating film.
チャネル領域を挟むように前記素子形成領域内に形成された一対のソース/ドレイン領域と、
前記チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、
前記ソース/ドレイン領域の表面上に形成されたシリサイド膜とを備え、
前記ゲート電極および前記サイドウォール絶縁膜は、前記素子形成領域の上側の領域から前記素子分離絶縁膜の上側の領域まで延びており、かつ、
前記半導体層は、少なくとも前記サイドウォール絶縁膜および前記素子分離絶縁膜に隣接する領域であって前記サイドウォール絶縁膜の外側に位置する領域で露出している、半導体装置。 An element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
A pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
A gate electrode formed on the surface of the channel region via a gate insulating film;
A sidewall insulating film formed so as to be in contact with a side surface of the outermost edge of the gate electrode in the length direction of the channel region;
A silicide film formed on the surface of the source / drain region,
The gate electrode and the sidewall insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and
The semiconductor device, wherein the semiconductor layer is exposed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and located outside the sidewall insulating film.
チャネル領域を挟むように前記素子形成領域内に形成された一対のソース/ドレイン領域と、
前記チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するように形成された第1の絶縁膜と、
前記素子分離絶縁膜上および前記素子分離絶縁膜近傍の前記半導体層上に形成された第2の絶縁膜と、
前記ソース/ドレイン領域の表面上に形成されたシリサイド膜とを備え、
前記ゲート電極および前記第1の絶縁膜は、前記素子形成領域の上側の領域から前記素子分離絶縁膜の上側の領域まで延びており、かつ、
前記半導体層は、少なくとも前記第1の絶縁膜および前記素子分離絶縁膜に隣接する領域であって前記第1の絶縁膜の外側に位置する領域で前記第2の絶縁膜と接している、半導体装置。 An element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
A pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
A gate electrode formed on the surface of the channel region via a gate insulating film;
A first insulating film formed to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region;
A second insulating film formed on the element isolation insulating film and on the semiconductor layer in the vicinity of the element isolation insulating film;
A silicide film formed on the surface of the source / drain region,
The gate electrode and the first insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and
The semiconductor layer is in contact with the second insulating film at least in a region adjacent to the first insulating film and the element isolation insulating film and positioned outside the first insulating film. apparatus.
チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極を形成する工程と、
前記チャネル領域を挟むように前記素子形成領域内に形成された一対のソース/ドレイン領域を形成する工程と、
前記チャネル領域の長さ方向において前記ゲート電極の最外縁の側面に接するようにサイドウォール絶縁膜を形成する工程と、
前記素子分離絶縁膜および前記半導体層上に絶縁膜を形成する工程と、
前記素子形成領域よりもひとまわり小さい領域に存在する前記絶縁膜を除去する工程と、
前記絶縁膜を除去する工程の後に、全面に金属層を形成する工程と、
前記金属層を形成する工程の後に、素子形成領域と接触している金属と該素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 Forming an element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
Forming a gate electrode formed on the surface of the channel region via a gate insulating film;
Forming a pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
Forming a sidewall insulating film in contact with the side surface of the outermost edge of the gate electrode in the length direction of the channel region;
Forming an insulating film on the element isolation insulating film and the semiconductor layer;
Removing the insulating film present in a region slightly smaller than the element formation region;
A step of forming a metal layer on the entire surface after the step of removing the insulating film;
A method of manufacturing a semiconductor device comprising: a step of forming a metal silicide film by reacting a metal in contact with an element formation region and the element formation region after the step of forming the metal layer. .
前記第1の素子形成領域のソース領域のみ電気的に不活性なイオンを注入する工程と、
前記電気的に不活性なイオンを注入した工程の後に、前記金属層と素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 Forming a metal layer on a semiconductor substrate having a first element formation region and a second element formation region;
Implanting electrically inactive ions only in the source region of the first element formation region;
A method of manufacturing a semiconductor device, comprising: a step of reacting the metal layer with an element formation region to form a metal silicide film after the step of implanting electrically inactive ions.
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