JP2007116186A

JP2007116186A - Semiconductor device and method of manufacturing same

Info

Publication number: JP2007116186A
Application number: JP2006327244A
Authority: JP
Inventors: Toshiaki Iwamatsu; 俊明岩松; Yasuaki Inoue; 靖朗井上; Yasuo Yamaguchi; 泰男山口; Tadashi Nishimura; 正西村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-12-04
Filing date: 2006-12-04
Publication date: 2007-05-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which prevents a leakage current from being generated between a source and a drain. <P>SOLUTION: A gate electrode 5 and a side wall insulating film 6 extend from the upper region of an element forming region to the upper region of an element separating oxide film 2. Further, a titanium silicide film is not formed at least in a region adjacent to the side wall oxide film 6 and the element separating oxide film 2, and the region positioned on the outside of the side wall oxide film 6. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明はＭＯＳトランジスタを含む半導体装置及びその製造方法に関し、特に、シリサイド膜を持つ半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device including a MOS transistor and a manufacturing method thereof, and more particularly to a semiconductor device having a silicide film and a manufacturing method thereof.

半導体装置の高性能化及び高速化を図るために、配線抵抗の低抵抗化や低容量化が図られている。この低抵抗化の一手段として、ＭＯＳトランジスタのソース／ドレイン領域の表面に金属シリサイド膜を形成するということが研究され、今までに多くの利点が報告されている。以後、便宜上ＮチャネルＭＯＳトランジスタ（以後ＮＭＯＳトランジスタと称す）を例にとって説明する。 In order to improve the performance and speed of a semiconductor device, the wiring resistance is reduced and the capacitance is reduced. As one means for reducing the resistance, research has been conducted on forming a metal silicide film on the surface of the source / drain region of the MOS transistor, and many advantages have been reported so far. Hereinafter, for convenience, an N-channel MOS transistor (hereinafter referred to as an NMOS transistor) will be described as an example.

図３４は、従来のＭＯＳトランジスタを示す断面構造図である。図３４において、１はシリコン基板、２は素子分離酸化膜であり、前記シリコン基板１上に選択的に形成される。３は前記シリコン基板１上に形成されたゲート絶縁膜、４はポリシリコン膜からなるゲート電極であり、前記ゲート絶縁膜３上に形成される。５はゲート電極４上に形成されたタングステンシリサイド（ＷＳｉ₂ ）膜であり、ゲート電極４の低抵抗化を図ること目的とする。６は、前記ゲート電極及びタングステンシリサイド膜５を絶縁分離するための酸化膜、７はチャネル領域を挟んで形成されるＮ^-ソース／ドレイン領域、８はＮ^- ソース／ドレイン領域７に隣接して形成されるＮ⁺ ソース／ドレイン領域である。Ｎ^-ソース／ドレイン領域７及びＮ⁺ ソース／ドレイン領域８とでＭＯＳトランジスタのＬＤＤ構造を構成している。９はＮ⁺ ソース／ドレイン領域８上に形成されたチタンシリサイド（ＴｉＳｉ₂）膜であり、Ｎ⁺ ソース／ドレイン領域８の低抵抗化を図ることを目的とする。10は層間絶縁膜、11はチタンシリサイド膜９を介してＮ⁺ソース／ドレイン領域８上に形成されるアルミ配線である。 FIG. 34 is a sectional view showing a conventional MOS transistor. In FIG. 34, 1 is a silicon substrate, and 2 is an element isolation oxide film, which is selectively formed on the silicon substrate 1. Reference numeral 3 denotes a gate insulating film formed on the silicon substrate 1, and 4 denotes a gate electrode made of a polysilicon film, which is formed on the gate insulating film 3. A tungsten silicide (WSi ₂ ) film 5 formed on the gate electrode 4 is intended to reduce the resistance of the gate electrode 4. 6 is an oxide film for insulating and separating the gate electrode and the tungsten silicide film 5, 7 is an N ⁻ source / drain region formed across the channel region, and 8 is adjacent to the N ⁻ source / drain region 7. N ⁺ source / drain regions to be formed. The N ⁻ source / drain region 7 and the N ⁺ source / drain region 8 constitute an LDD structure of a MOS transistor. 9 is a titanium silicide (TiSi ₂₎ film formed on the N ⁺ source / drain region 8, and an object thereof is to reduce the resistance of the N ⁺ source / drain region 8. Reference numeral 10 denotes an interlayer insulating film, and 11 denotes an aluminum wiring formed on the N ⁺ source / drain region 8 through the titanium silicide film 9.

同一チップ内に上記のようなＭＯＳトランジスタを配置して所定の機能を有する回路を構成する場合、タングステンシリサイド膜５とチタンシリサイド膜９の膜厚を所望の膜厚に設定し、所望の抵抗値を得るＭＯＳトランジスタを形成する。 In the case where a circuit having a predetermined function is configured by arranging the above MOS transistors in the same chip, the film thicknesses of the tungsten silicide film 5 and the titanium silicide film 9 are set to desired film thicknesses and desired resistance values are set. A MOS transistor is obtained to obtain

図３５は、従来の他のＭＯＳトランジスタを示す断面構造図である。図３５において、１〜４、６〜11は従来図３４と同一あるいは相当するものを示す。但し、図３５においては、チタンシリサイド膜９がゲート電極４上にも形成されている。 FIG. 35 is a cross-sectional structure diagram showing another conventional MOS transistor. 35, 1 to 4 and 6 to 11 are the same as or equivalent to those in FIG. However, in FIG. 35, the titanium silicide film 9 is also formed on the gate electrode 4.

図３６は、従来のさらに他のＭＯＳトランジスタを示す断面構造図であり、ＭＯＳトランジスタが形成される基板にＳＯＩ基板を用いた例である。ＳＯＩ基板とは、シリコン基板の内部に絶縁層を持ち、該絶縁層上に単結晶シリコン層を有する構造である。ＳＯＩ基板上にＭＯＳトランジスタのような半導体素子を形成すると、寄生容量の低減及び電流駆動能力の増大によって、素子の高速化が図れることや短チャネル効果が低減されるという効果があり、研究開発の進められている有効な技術である。以後、ＳＯＩ基板上にＭＯＳトランジスタが形成された構造をＳＯＩ／ＭＯＳトランジスタと称する。図３６において、１〜10は従来図３４と同一あるいは相当するものを示す。12はシリコン基板１上に形成された埋め込み酸化膜、13は埋め込み酸化膜12上に形成された単結晶シリコン層（以下、ＳＯＩ層と称す。）である。 FIG. 36 is a sectional structural view showing still another conventional MOS transistor, which is an example in which an SOI substrate is used as a substrate on which the MOS transistor is formed. An SOI substrate has a structure in which an insulating layer is provided inside a silicon substrate and a single crystal silicon layer is provided over the insulating layer. Forming a semiconductor device such as a MOS transistor on an SOI substrate has the effect of reducing the parasitic capacitance and increasing the current drive capability, thereby speeding up the device and reducing the short channel effect. It is an effective technology being advanced. Hereinafter, a structure in which a MOS transistor is formed on an SOI substrate is referred to as an SOI / MOS transistor. In FIG. 36, reference numerals 1 to 10 denote the same or corresponding parts as in FIG. Reference numeral 12 denotes a buried oxide film formed on the silicon substrate 1, and 13 denotes a single crystal silicon layer (hereinafter referred to as an SOI layer) formed on the buried oxide film 12.

図３７は、従来のさらに他のＳＯＩ／ＭＯＳトランジスタを示す断面構造図である。図３７において、１〜４、６〜13は従来図３６と同一あるいは相当するものを示す。但し、図３７においては、チタンシリサイド膜９がゲート電極４上にも形成されている。 FIG. 37 is a cross-sectional structure diagram showing still another conventional SOI / MOS transistor. In FIG. 37, 1 to 4 and 6 to 13 are the same as or equivalent to those in FIG. However, in FIG. 37, the titanium silicide film 9 is also formed on the gate electrode 4.

以上、図３４及び図３５に示すようなバルクＭＯＳトランジスタ（ＳＯＩ／ＭＯＳトランジスタと区別するために図３４及び図３５に示すＭＯＳトランジスタをバルクＭＯＳトランジスタと称す。）あるいは図３６及び図３７に示すようなＳＯＩ／ＭＯＳトランジスタを配置して所定の機能を有する回路を構成する場合、回路特性に応じてタングステンシリサイド膜５とチタンシリサイド膜９の膜厚を所望の膜厚に設定し、所望の抵抗値を有するＭＯＳトランジスタを形成する。つまり、ゲート電極４の抵抗値とソース／ドレイン領域８の抵抗値が異なる場合は、上記従来例において、ゲート電極４上にタングステンシリサイド膜５を形成し、ソース／ドレイン領域８上にチタンシリサイド膜９を形成することで対応できる。タングステンシリサイド膜５とチタンシリサイド膜９は比抵抗も異なり、それぞれ別工程で形成されるため両者の膜厚を違えて形成することは可能である。つまり、タングステンシリサイド膜５は、スパッタ法により堆積させた後、パターニングすることにより形成され、チタンシリサイド膜９は、ゲート電極４の周りを酸化膜６で覆い、全面にチタンを被着させ、２ステップアニール法を用いてシリサイド化反応をさせることによりシリコンの露出した領域にのみ自己整合的に形成される。一方、ゲート電極４の抵抗値とソース／ドレイン領域８の抵抗値が同一の場合は、ゲート電極４上とソース／ドレイン領域８上に同一の工程でチタンシリサイド膜９を形成することで対応できる。チタンシリサイド膜９は、ゲート電極４の側壁部を酸化膜（酸化膜６の一部）のスペーサで覆い、全面にチタンを被着させ、２ステップアニール法を用いることによりシリコンの露出した領域にのみ自己整合的に形成される。
特開平５−３０４１０８号公報特開平５−９０２９３号公報特開平４−３５４３２９号公報特開平７−１０６５５９号公報特開平７−１４８４７号公報特開平２００３−３３２３５２号公報 As described above, the bulk MOS transistor as shown in FIGS. 34 and 35 (the MOS transistor shown in FIGS. 34 and 35 is referred to as a bulk MOS transistor to distinguish it from the SOI / MOS transistor) or as shown in FIGS. In the case where a circuit having a predetermined function is configured by arranging a simple SOI / MOS transistor, the film thickness of the tungsten silicide film 5 and the titanium silicide film 9 is set to a desired film thickness according to the circuit characteristics, and a desired resistance value is set. A MOS transistor having the following is formed. That is, when the resistance value of the gate electrode 4 and the resistance value of the source / drain region 8 are different, the tungsten silicide film 5 is formed on the gate electrode 4 and the titanium silicide film is formed on the source / drain region 8 in the conventional example. This can be achieved by forming 9. The tungsten silicide film 5 and the titanium silicide film 9 have different specific resistances and are formed in different processes, and thus can be formed with different film thicknesses. That is, the tungsten silicide film 5 is formed by depositing by sputtering and then patterning, and the titanium silicide film 9 covers the periphery of the gate electrode 4 with the oxide film 6 and deposits titanium on the entire surface. By performing a silicidation reaction using a step annealing method, it is formed in a self-aligned manner only in the exposed region of silicon. On the other hand, when the resistance value of the gate electrode 4 and the resistance value of the source / drain region 8 are the same, it can be dealt with by forming the titanium silicide film 9 on the gate electrode 4 and the source / drain region 8 in the same process. . The titanium silicide film 9 covers the sidewall of the gate electrode 4 with a spacer of an oxide film (a part of the oxide film 6), deposits titanium on the entire surface, and exposes the silicon by using a two-step annealing method. Only formed in self-alignment.
Japanese Patent Laid-Open No. 5-304108 Japanese Patent Laid-Open No. 5-90293 JP-A-4-354329 JP-A-7-106559 Japanese Patent Laid-Open No. 7-14847 Japanese Patent Laid-Open No. 2003-332352

また、上述のような半導体装置は、ソース／ドレイン間にリーク電流が発生するという問題があった。 Further, the semiconductor device as described above has a problem that a leak current is generated between the source and the drain.

また、上述のような半導体装置の製造方法においては、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができないという問題があった。 Further, the above-described method for manufacturing a semiconductor device has a problem that a good silicide film cannot be formed without generating crystal defects.

本発明の一の目的は、ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device in which a leak current is prevented from being generated between a source and a drain.

本発明の他の目的は、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができる半導体装置の製造方法を提供することである。 Another object of the present invention is to provide a semiconductor device manufacturing method capable of forming a good silicide film without generating crystal defects.

本発明の一の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極およびサイドウォール絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、シリサイド膜は、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域には形成されていない。 A semiconductor device according to one aspect of the present invention includes an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a pair of source / drain regions formed in the element formation region so as to sandwich a channel region A gate electrode formed on the surface of the channel region via a gate insulating film, a side wall insulating film formed so as to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region, And a silicide film formed on the surface of the drain region. The gate electrode and the sidewall insulating film extend from the upper region of the element formation region to the upper region of the element isolation insulating film, and the silicide film is adjacent to at least the sidewall insulating film and the element isolation insulating film. However, it is not formed in a region that is located outside the sidewall insulating film.

本発明の一の局面の半導体装置においては、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域にはシリサイド膜が形成されていないため、ソース／ドレイン間のリーク電流の発生が防止される。 In the semiconductor device according to one aspect of the present invention, a silicide film is not formed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and located outside the sidewall insulating film. Generation of leakage current between the source / drain is prevented.

本発明の他の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成されたサイドウォール絶縁膜と、ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極およびサイドウォール絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、半導体層は、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域で露出している。 A semiconductor device according to another aspect of the present invention includes an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a pair of source / drain regions formed in the element formation region so as to sandwich a channel region A gate electrode formed on the surface of the channel region via a gate insulating film, a side wall insulating film formed so as to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region, And a silicide film formed on the surface of the drain region. The gate electrode and the sidewall insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and the semiconductor layer is adjacent to at least the sidewall insulating film and the element isolation insulating film. And is exposed in a region located outside the sidewall insulating film.

本発明のさらに他の局面の半導体装置は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するように形成された第１の絶縁膜と、素子分離絶縁膜上および素子分離絶縁膜近傍の半導体層上に形成された第２の絶縁膜と、ソース／ドレイン領域の表面上に形成されたシリサイド膜とを備えている。また、ゲート電極および第１の絶縁膜は、素子形成領域の上側の領域から素子分離絶縁膜の上側の領域まで延びており、かつ、半導体層は、少なくとも第１の絶縁膜および素子分離絶縁膜に隣接する領域であって第１の絶縁膜の外側に位置する領域で第２の絶縁膜と接している。 A semiconductor device according to still another aspect of the present invention includes an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a pair of source / drain formed in the element formation region so as to sandwich a channel region. A gate electrode formed on the surface of the channel region via a gate insulating film, a first insulating film formed to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region, A second insulating film formed on the element isolation insulating film and on the semiconductor layer near the element isolation insulating film; and a silicide film formed on the surface of the source / drain region. The gate electrode and the first insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and the semiconductor layer includes at least the first insulating film and the element isolation insulating film. Is in contact with the second insulating film in a region adjacent to the first insulating film and located outside the first insulating film.

本発明のさらに他の局面の半導体装置は、半導体層は絶縁膜上に形成されていることが望ましい。 In the semiconductor device according to still another aspect of the present invention, it is desirable that the semiconductor layer be formed on an insulating film.

本発明の一の局面の半導体装置の製造方法は、素子形成領域を囲むように半導体層に形成された素子分離絶縁膜を形成する工程と、チャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極を形成する工程と、チャネル領域を挟むように素子形成領域内に形成された一対のソース／ドレイン領域を形成する工程と、チャネル領域の長さ方向においてゲート電極の最外縁の側面に接するようにサイドウォール絶縁膜を形成する工程と、素子分離絶縁膜および半導体層上に絶縁膜を形成する工程と、素子形成領域よりもひとまわり小さい領域に存在する絶縁膜を除去する工程と、絶縁膜を除去する工程の後に、全面に金属層を形成する工程と、金属層を形成する工程の後に、素子形成領域と接触している金属とその素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えている。 A method for manufacturing a semiconductor device according to one aspect of the present invention includes a step of forming an element isolation insulating film formed in a semiconductor layer so as to surround an element formation region, and a gate insulating film formed on the surface of a channel region A step of forming a gate electrode, a step of forming a pair of source / drain regions formed in the element formation region so as to sandwich the channel region, and a side surface of the outermost edge of the gate electrode in the length direction of the channel region Forming a sidewall insulating film so as to be in contact with the element, forming an insulating film on the element isolation insulating film and the semiconductor layer, and removing an insulating film existing in a region slightly smaller than the element forming region; After the step of removing the insulating film, after the step of forming the metal layer on the entire surface and the step of forming the metal layer, the metal in contact with the element formation region and the element formation region are It is, and a step of forming a metal silicide film.

本発明の他の局面の半導体装置の製造方法は、第１の素子形成領域と第２の素子形成領域とを有する半導体基板上に金属層を形成する工程と、第１の素子形成領域のソース領域のみ電気的に不活性なイオンを注入する工程と、電気的に不活性なイオンを注入した工程の後に、金属層と素子形成領域とを反応させ、金属シリサイド膜を形成する工程とを備えている。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a metal layer on a semiconductor substrate having a first element formation region and a second element formation region; and a source of the first element formation region. A step of implanting electrically inactive ions only in the region, and a step of forming a metal silicide film by reacting the metal layer with the element formation region after the step of implanting electrically inactive ions. ing.

本発明における他の局面の半導体装置の製造方法においては、寄生抵抗の値を特に低く設定したい領域に電気的に不活性なイオンを注入することにより単結晶シリコンをアモルファス化させるため、シリサイド化反応時に発生するシリサイド／シリコン界面の応力が低減され、結晶欠陥を発生させることなく、シリサイド化反応が促進され、良好なシリサイド膜が形成される。よって、電気的に不活性なイオンを選択的に注入すれば、所望の領域にのみ従来よりも厚い膜厚のシリサイド膜が形成される。 In the method of manufacturing a semiconductor device according to another aspect of the present invention, the silicidation reaction is performed in order to amorphize single crystal silicon by implanting electrically inactive ions into a region where the value of the parasitic resistance is particularly desired to be set low. The silicide / silicon interface stress sometimes generated is reduced, the silicidation reaction is promoted without generating crystal defects, and a good silicide film is formed. Therefore, if an electrically inactive ion is selectively implanted, a silicide film having a thickness greater than that of the conventional film is formed only in a desired region.

本発明は以上説明したように構成されるため、以下に記載するような効果を奏する。
本発明の一の局面の半導体装置によれば、少なくともサイドウォール絶縁膜および素子分離絶縁膜に隣接する領域であってサイドウォール絶縁膜の外側に位置する領域にはシリサイド膜が形成されていないため、ソース／ドレイン間のリーク電流の発生を防止することができる。 Since the present invention is configured as described above, the following effects can be obtained.
According to the semiconductor device of one aspect of the present invention, the silicide film is not formed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and located outside the sidewall insulating film. Generation of leakage current between the source / drain can be prevented.

本発明の他の局面の半導体装置の製造方法によれば、寄生抵抗の値を特に低く設定したい領域に電気的に不活性なイオンを注入することによりシリサイド化反応時に発生するシリサイド／シリコン界面の応力を低減させることができ、結晶欠陥を発生させることなく、良好なシリサイド膜を形成することができる。 According to the method for manufacturing a semiconductor device of another aspect of the present invention, the silicide / silicon interface generated during the silicidation reaction by implanting electrically inactive ions into a region where the value of the parasitic resistance is to be set particularly low. Stress can be reduced, and a good silicide film can be formed without generating crystal defects.

よって、電気的に不活性なイオンを選択的に注入すれば、所望の領域にのみ従来よりも厚い膜厚のシリサイド膜を形成することができる。 Therefore, if an electrically inactive ion is selectively implanted, a silicide film having a thickness greater than that of the conventional film can be formed only in a desired region.

実施の形態１．
以下、本発明の１実施の形態を図１に基づいて説明する。図１は、本発明にかかるバルクＭＯＳトランジスタを示す断面構造図である。図１において、１〜11は従来図３４と同一あるいは相当するものを示す。但し、Ｎ⁺ ソース／ドレイン領域８の内、Ｎ⁺ソース領域を8a、Ｎ⁺ ドレイン領域を8bとする。また、本実施の形態では従来のチタンシリサイド膜９に相当するものはＮ⁺ドレイン領域8bにのみ設けられており、Ｎ⁺ ソース領域8aにはＮ+ ドレイン領域8bに設けられたチタンシリサイド膜９よりも厚い膜厚を持つチタンシリサイド膜15が設けられている。その膜厚差は100 Å〜300 Å程度に設定されている。 Embodiment 1 FIG.
Hereinafter, an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a sectional view showing a bulk MOS transistor according to the present invention. In FIG. 1, reference numerals 1 to 11 denote the same or corresponding parts as in FIG. Of the N ⁺ source / drain regions 8, the N ⁺ source region is 8a and the N ⁺ drain region is 8b. Also, those in the embodiment corresponding to the conventional titanium silicide film 9 is provided only on the N ⁺ drain region 8b, N ⁺ source region 8a titanium silicide provided on the N + drain region 8b in the film 9 A titanium silicide film 15 having a larger thickness is provided. The film thickness difference is set to about 100 mm to 300 mm.

次に、図１に示すバルクＭＯＳトランジスタの製造工程について説明する。まず、シリコン基板１を950 ℃程度のｗｅｔ雰囲気でＬＯＣＯＳ酸化により素子分離酸化膜２を3000Å程度形成し、ＬＯＣＯＳ酸化されなかった領域にゲート絶縁膜３となる酸化膜3aを形成する（図２）。次に、全面にＣＶＤ法によりポリシリコン膜4a、スパッタ法によりタングステンシリサイド膜5a及びＣＶＤ法により酸化膜6aをこの順に形成し（図３）、ゲート電極の形状にパターニングすることによりゲート電極４、タングステンシリサイド膜５、酸化膜６の上面部6bを形成する。次にＮ^-ソース／ドレイン注入によりＮ^- ソース／ドレイン領域７を形成し（図４）、全面に酸化膜を体積させ、エッチバックすることによりゲート絶縁膜３及び酸化膜６の側壁部6cを形成する（図５）。以後、酸化膜６は上面部6bと側壁部6cから構成されるものとし、上面部6bと側壁部6cの記載は省略する。次に、スパッタ法により全面にチタン16を500 Å越えない範囲で堆積させ、ドレイン領域にレジスト20をパターニングし、ソース領域のみにシリコンイオン、酸素イオン又は窒素イオン等の電気的に不活性なイオン（以後、不活性化イオンと称す）を30keV 〜100 keV 、４〜５×10¹⁴／cm² から１×10¹⁶／cm²の条件で30°〜45°の傾斜角度で回転斜め注入し、シリコン層表面に結晶性ダメージを与え、チタン／シリコン界面のミキシングを施し、その後のシリサイド化反応が滑らかに行われるようにする（図６）。次に、２ステップアニール法を用いてソース／ドレイン領域にのみ自己整合的にチタンシリサイド膜を形成する。つまり、レジスト20を除去後、窒素雰囲気で680 ℃、30秒間のアニールを施し、シリコンと接しているチタンを反応させ、準安定化した化合物Ｃ49構造のＴｉ_X Ｓｉ_1-Xを形成する。絶縁膜（素子分離酸化膜２及び酸化膜６）上のチタンは硫酸と過酸化水素水の混合液で自己整合的に除去される。その後、再度窒素雰囲気で850 ℃、30秒間のアニールを施し、シリサイド膜を安定な構造のＣ54構造に形成する。このとき、ソース領域は不活性化イオンでミキシングが施されているためドレイン領域に比べてシリサイド化反応が起こりやすく、かつ、反応速度が速いため、ドレイン領域に形成されたシリサイド膜９の膜厚に比べて厚い膜厚のシリサイド膜15が形成される。また、ソース側はチタンとアモルファス化されたシリコン層との反応であるため、ドレイン側のチタンと単結晶シリコン層との反応に比べて反応時に発生する応力が小さく、シリサイド／シリコン界面に発生する結晶欠陥密度も低くなり、均一に反応が進む。次に、Ｎ⁺ソース／ドレイン注入によりＮ⁺ ソース／ドレイン領域８を形成する。このとき、注入されるイオンのエネルギーは、注入後の活性化により形成されるＰＮ接合面における空乏層内にドレイン領域の結晶欠陥を含まないようなエネルギーに設定しておく必要がある。シリサイド膜とシリコン基板の界面近傍に飛程（Ｒ_P）がくるようにソース／ドレイン領域への不純物の注入エネルギーを選ぶと、理想的なソース／ドレイン領域のＰＮ接合特性を形成できる。ソース側はミキシングにより欠陥の発生が抑制され、ドレイン側は本来シリサイド膜が薄いため、欠陥は発生していない。例えば、ソース側のシリサイド膜厚が500 Åである場合、Ｎチャネルトランジスタを形成するためのヒ素イオンであれば50keV 程度、Ｐチャネルトランジスタを形成するためのホウ素イオンであれば40keV 程度がよい（図７）。イオン注入後、850 ℃、30分程度の炉アニールを施し、不純物の活性化を行う。最後に、酸化膜を堆積させて層間絶縁膜10を形成し、ソース／ドレイン領域及びゲート電極への電気的接続を目的としたコンタクトホールを設け、スパッタ法でアルミを形成した後、配線状にパターニングし、水素化処理を施し、図１に示すＭＯＳトランジスタが完成する。 Next, a manufacturing process of the bulk MOS transistor shown in FIG. 1 will be described. First, an element isolation oxide film 2 is formed by about 3,000 mm by LOCOS oxidation in a wet atmosphere of about 950 ° C. on the silicon substrate 1, and an oxide film 3a to be a gate insulating film 3 is formed in a region not subjected to LOCOS oxidation (FIG. 2). . Next, a polysilicon film 4a is formed on the entire surface by CVD, a tungsten silicide film 5a is formed by sputtering, and an oxide film 6a is formed in this order by CVD (FIG. 3). An upper surface portion 6b of the tungsten silicide film 5 and the oxide film 6 is formed. Then N ^- source / drain implant by N ^- forming a source / drain region 7 (Figure 4), to a volume on the entire surface oxide film, the side wall portion 6c of the gate insulating film 3 and the oxide film 6 is etched back Form (FIG. 5). Hereinafter, the oxide film 6 is assumed to be composed of the upper surface portion 6b and the side wall portion 6c, and the description of the upper surface portion 6b and the side wall portion 6c is omitted. Next, titanium 16 is deposited on the entire surface by sputtering so as not to exceed 500 mm, resist 20 is patterned in the drain region, and electrically inactive ions such as silicon ions, oxygen ions or nitrogen ions only in the source region. (Hereinafter referred to as “inactivated ions”) at 30 keV to 100 keV, 4 to 5 × 10 ¹⁴ / cm ² to 1 × 10 ¹⁶ / cm ² at a tilt angle of 30 ° to 45 °. Crystalline damage is given to the surface of the silicon layer, and the titanium / silicon interface is mixed so that the subsequent silicidation reaction is performed smoothly (FIG. 6). Next, a titanium silicide film is formed in a self-aligned manner only in the source / drain regions using a two-step annealing method. That is, after the resist 20 is removed, annealing is performed in a nitrogen atmosphere at 680 ° C. for 30 seconds, and titanium in contact with silicon is reacted to form Ti _x Si _1-x having a metastable compound C49 structure. Titanium on the insulating film (element isolation oxide film 2 and oxide film 6) is removed in a self-aligned manner with a mixed solution of sulfuric acid and hydrogen peroxide solution. After that, annealing is again performed in a nitrogen atmosphere at 850 ° C. for 30 seconds to form a silicide film in a stable C54 structure. At this time, since the source region is mixed with inactivated ions, the silicidation reaction is more likely to occur than the drain region, and the reaction rate is faster, so the film thickness of the silicide film 9 formed in the drain region. A silicide film 15 having a thicker film thickness is formed as compared with FIG. In addition, since the reaction on the source side is a reaction between titanium and an amorphous silicon layer, the stress generated during the reaction is smaller than the reaction between the titanium on the drain side and the single crystal silicon layer, and is generated at the silicide / silicon interface. The crystal defect density also decreases, and the reaction proceeds uniformly. Next, a N ⁺ source / drain region 8 by N ⁺ source / drain implant. At this time, the energy of ions to be implanted needs to be set to an energy that does not include crystal defects in the drain region in the depletion layer in the PN junction surface formed by activation after implantation. By selecting the impurity implantation energy into the source / drain region so that the range (R _P ) is in the vicinity of the interface between the silicide film and the silicon substrate, ideal PN junction characteristics of the source / drain region can be formed. Generation of defects is suppressed by mixing on the source side, and no defect is generated because the silicide film is originally thin on the drain side. For example, when the silicide film thickness on the source side is 500 mm, about 50 keV is preferable for arsenic ions for forming an N-channel transistor, and about 40 keV is preferable for boron ions for forming a P-channel transistor (see FIG. 7). After ion implantation, furnace annealing is performed at 850 ° C. for about 30 minutes to activate the impurities. Finally, an oxide film is deposited to form an interlayer insulating film 10, contact holes are provided for electrical connection to the source / drain regions and the gate electrode, aluminum is formed by sputtering, and then the wiring is formed. Patterning and hydrogenation are performed to complete the MOS transistor shown in FIG.

上記製造工程においては、チタンを堆積させた後に不活性イオンを注入したが、不活性イオンを注入した後にチタンを堆積させてもよい。この場合、チタン／シリコン界面においての反応の均一性は上記製造工程における場合よりも劣るが、イオン注入を行った後にフッ素系あるいは過酸化水素系のｗｅｔ処理工程による表面洗浄を行えるため、イオン注入機からの金属汚染を防止することができる。 In the manufacturing process described above, inert ions are implanted after depositing titanium. However, titanium may be deposited after implanting inert ions. In this case, the uniformity of the reaction at the titanium / silicon interface is inferior to that in the above manufacturing process, but the surface can be cleaned by a fluorine-based or hydrogen peroxide-based wet treatment step after ion implantation. Metal contamination from the machine can be prevented.

次に本実施の形態による発明の効果について説明する。本実施の形態を採用することにより、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定できる。よって、寄生抵抗がトランジスタ特性に顕著に悪影響を及ぼすソース側においては厚い膜厚のシリサイド膜15を設け、その抵抗値を下げることができ、抵抗値の問題をソース側程考慮することのないドレイン側においては薄い膜厚のシリサイド膜９を設け、その抵抗値を下げ過ぎず、パンチスルーが発生するのを防止することができる。また、Ｎ⁺ソース領域8a上には、シリサイド膜厚が十分に厚く形成されているが、上記製造方法によるミキシング効果によりソース領域下のシリコン基板内に結晶欠陥が発生するのを抑制できる。よって、ソース領域のＰＮ接合特性を良好にでき、接合リーク電流が発生するのを制御できる。また、従来と同じ膜厚のチタンを堆積させてシリサイド化反応を行っても、このミキシング効果により従来よりも厚い膜厚のシリサイド膜を形成できるので、従来のように厚い膜厚のシリサイド膜を得るためにソース／ドレイン領域の接合深さを犠牲にすることなく、ソース／ドレイン接合面を浅く形成できる。
実施の形態２．
図８は、本発明の第２実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。図８において、１〜13、15は実施の形態図１あるいは従来図３６と同一あるいは相当するものを示す。本実施の形態においては、ＳＯＩ基板上に実施の形態１に示すＭＯＳトランジスタが形成されている。つまり、ＳＯＩ基板上に形成されたＭＯＳトランジスタにおいて、Ｎ⁺ソース領域8aにはＮ⁺ ドレイン領域8bに設けられたチタンシリサイド膜９よりも厚い膜厚を持つチタンシリサイド膜15が設けられている。ｔ_Siは、シリサイド化反応で消費されるシリコン層の膜厚を示す。 Next, the effect of the invention according to this embodiment will be described. By adopting this embodiment, the thickness of the source-side titanium silicide film 15 and the drain-side titanium silicide film 9 can be set to different values, so that the resistance of the source region and the drain region can be set to different values. Therefore, a thick silicide film 15 is provided on the source side where parasitic resistance significantly affects the transistor characteristics, and the resistance value can be lowered, so that the drain does not take into account the resistance problem as much as the source side. On the side, a thin silicide film 9 is provided, and the resistance value is not lowered excessively, and the occurrence of punch-through can be prevented. Further, although the silicide film thickness is sufficiently thick on the N ⁺ source region 8a, it is possible to suppress the occurrence of crystal defects in the silicon substrate under the source region due to the mixing effect by the above manufacturing method. Therefore, the PN junction characteristics of the source region can be improved, and the occurrence of junction leakage current can be controlled. In addition, even if a silicidation reaction is performed by depositing titanium having the same thickness as the conventional one, a thicker silicide film can be formed by this mixing effect. Therefore, the source / drain junction surface can be formed shallow without sacrificing the junction depth of the source / drain region.
Embodiment 2. FIG.
FIG. 8 is a cross-sectional structure diagram of an SOI / MOS transistor according to the second embodiment of the present invention. 8, 1 to 13 and 15 are the same as or equivalent to those of the embodiment shown in FIG. In the present embodiment, the MOS transistor described in the first embodiment is formed over an SOI substrate. That is, in the MOS transistor formed on the SOI substrate, a titanium silicide film 15 having a thickness larger than that of the titanium silicide film 9 provided in the N ⁺ drain region 8b is provided in the N ⁺ source region 8a. t _Si represents the thickness of the silicon layer consumed in the silicidation reaction.

次に図８に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。本実施の形態においてはＳＯＩ層13が1000Å以下に形成されたＳＯＩ基板上に実施の形態１に示す工程とほぼ同一の工程でＭＯＳトランジスタを形成すればよいが、不活性化イオンの注入条件、堆積させるチタンの膜厚条件及びＮ⁺ソース／ドレイン領域８へのイオン注入条件が異なるので、異なる部分において詳述する。図９には、ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態１の図６に示す工程に相当する工程であり、チタン16を堆積後、不活性化イオンを注入する工程を示す図である。図９において、ｔ_SOIはＳＯＩ層の膜厚、ｔ_TiはＳＯＩ層上に堆積されたチタンの膜厚を示す。また、図１０は膜厚1000ÅのＳＯＩ層にシリコンイオンを直接注入した場合のシリコンイオン注入量と注入エネルギーの関係を示す図であり、図１１は膜厚1000ÅのＳＯＩ層13上に200 Åのチタンをスパッタ法により堆積させた後にシリコンイオンを注入した場合のシリコンイオン注入量と注入エネルギーの関係を示す図である。領域（１）に示すような条件、つまり、図１０及び図１１のどちらに示す場合においても注入量が５×10¹⁵／cm²を越えるような条件で注入を行うと、注入領域周辺の結晶欠陥が多くなりソース／ドレイン間リーク電流が上昇する。また、領域（２）に示すような条件、つまり、図１０に示す場合は注入エネルギーが35keV を越えるような条件で、図１１に示す場合は注入エネルギーが44keV を越えるような条件で注入を行うと、ＳＯＩ層13／埋め込み酸化膜12界面の結晶性を悪化させてしまう。また、領域（３）に示すような条件で注入を行うと、シリコンイオンによりアモルファス化される層の膜厚が十分に厚くならないために、ある程度シリサイド化反応が進むと後は従来と同様の単結晶シリコンとチタンとの反応になるため、シリサイド化反応が十分に起こらない。特に図１１に示す場合、シリコンイオンがチタン内部に蓄積してＳＯＩ層13に達せず、ＳＯＩ層がアモルファス化されないので、同じシリコンイオン注入量でも図９に示す場合より高い注入エネルギーで注入しないとシリサイド化反応が十分に起こらない。以上、領域（１）〜（３）のいずれにも該当しない注入条件でイオン注入する必要がある。なお、実施の形態１に示すようなバルクＭＯＳトランジスタの場合は、埋め込み酸化膜12を持たないので、領域（２）に示す注入条件を考慮する必要はないが、結晶欠陥を含む領域の基板方向の深さがソース／ドレイン接合深さよりも浅くなるような注入条件を選ぶ必要はある（実施の形態１記載）。 Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 8 will be described. In this embodiment, a MOS transistor may be formed on an SOI substrate on which an SOI layer 13 is formed with a thickness of 1000 mm or less by substantially the same process as that of the first embodiment. Since the film thickness condition of the titanium to be deposited and the ion implantation conditions to the N ⁺ source / drain region 8 are different, the details will be described in different parts. FIG. 9 is a diagram showing a process corresponding to the process shown in FIG. 6 of the first embodiment in the manufacturing process of the SOI / MOS transistor, and a process of implanting deactivation ions after depositing titanium 16. In FIG. 9, t _SOI represents the film thickness of the SOI layer, and t _Ti represents the film thickness of titanium deposited on the SOI layer. FIG. 10 is a diagram showing the relationship between the silicon ion implantation amount and the implantation energy when silicon ions are directly implanted into a 1000 Å thick SOI layer. FIG. 11 shows 200 に on the 1000 膜厚 SOI layer 13. It is a figure which shows the relationship between the silicon ion implantation amount at the time of implanting a silicon ion after depositing titanium by a sputtering method, and implantation energy. If the implantation is performed under the conditions shown in the region (1), that is, in the case shown in FIGS. 10 and 11, the implantation amount exceeds 5 × 10 ¹⁵ / cm ² , the crystal around the implantation region Defects increase and the source / drain leakage current increases. Further, the implantation is performed under the conditions shown in the region (2), that is, under the conditions that the implantation energy exceeds 35 keV in the case shown in FIG. 10, and under the conditions that the implantation energy exceeds 44 keV in the case shown in FIG. As a result, the crystallinity of the SOI layer 13 / buried oxide film 12 interface is deteriorated. In addition, if the implantation is performed under the conditions shown in the region (3), the film thickness of the layer that is amorphized by silicon ions does not become sufficiently thick. Since it is a reaction between crystalline silicon and titanium, the silicidation reaction does not occur sufficiently. In particular, in the case shown in FIG. 11, since silicon ions accumulate in titanium and do not reach the SOI layer 13 and the SOI layer is not amorphized, the same silicon ion implantation amount must be implanted with higher implantation energy than in the case shown in FIG. Silicidation reaction does not occur sufficiently. As described above, it is necessary to perform ion implantation under implantation conditions that do not correspond to any of the regions (1) to (3). In the case of the bulk MOS transistor as shown in the first embodiment, since there is no buried oxide film 12, it is not necessary to consider the implantation conditions shown in the region (2), but the substrate direction of the region including the crystal defect is not necessary. Therefore, it is necessary to select an implantation condition such that the depth of n is shallower than the source / drain junction depth (described in the first embodiment).

次に、図１２を用いてシリコンイオンの注入飛程Ｒ_P と形成されたＭＯＳトランジスタの歩留まりの関係を示す。図１２において、横軸はシリコンイオンの注入飛程Ｒ_PをＳＯＩ層の膜厚ｔ_SOI とチタンの膜厚ｔ_Tiとの和で規格化した比率を示し、縦軸は1000個のトランジスタを並列に接続したＴＥＧのリーク電流の歩留まりを示す。図１２により、歩留まりを100%にするためには、シリコンイオンの注入飛程Ｒ_Pをｔ_Ti≦ＲP ≦ｔ_Ti＋0.5 ×ｔ_SOI の範囲で設定すればよいことが解る。つまり、注入エネルギーが高くなり注入飛程ＲP が大きくなると、注入により誘起された結晶欠陥がＭＯＳトランジスタのチャネル方向に進行し、リーク電流の原因になっているものと考えられるからである。 Next, FIG. 12 is used to show the relationship between the silicon ion implantation range R _P and the yield of the formed MOS transistors. In FIG. 12, the horizontal axis represents the ratio of silicon ion implantation range R _P normalized by the sum of the SOI layer thickness t _SOI and the titanium thickness t _Ti, and the vertical axis represents 1000 transistors in parallel. The yield of leakage current of the TEG connected to is shown. From FIG. 12, it is understood that the silicon ion implantation range R _P may be set in the range of t _Ti ≦ RP ≦ t _Ti + 0.5 × t _SOI in order to obtain a yield of 100%. That is, when the implantation energy is increased and the implantation range RP is increased, it is considered that crystal defects induced by the implantation proceed in the channel direction of the MOS transistor and cause a leakage current.

次に、シリサイド化で消費されるシリコン層とシリサイド膜のシート抵抗との関係について説明する。ＳＯＩ／ＭＯＳトランジスタは、バルクＭＯＳトランジスタと異なり埋め込み酸化膜12により薄いＳＯＩ層13を持つため、シリサイド化反応がＳＯＩ層の深さ方向に進み、シリサイド化反応により形成されたシリサイド膜が埋め込み酸化膜12に到達することが考えられる。図１３はシリサイド化で消費されるシリコン層の消費量とシリサイド膜のシート抵抗値の関係を示した図である。図１３において、横軸はシリサイド化反応で消費されるシリコン層の膜厚ｔ_Si（図８参照）のＳＯＩ層の膜厚ｔSOI に対する割合を示し、縦軸はシリサイド膜のシート抵抗値を示す。図に示すように、シリサイド化反応によりＳＯＩ層のほとんどが消費されると、形成されたシリサイド膜がその後の熱処理により凝集し、シート抵抗が桁違いに上昇する。よって、ＳＯＩ／ＭＯＳトランジスタにおいては、シリサイド化反応の終了後もシリサイド膜15と埋め込み酸化膜12の間にシリコン層が残るようにしなければならない。例えば、1000ÅのＳＯＩ層と反応して形成されるシリサイド膜のシート抵抗値を５Ω／□以下に設定しようとする場合、消費されるシリコン層の膜厚ｔ_Siは、
0.5 ×ｔ_SOI ≦ｔ_Si≦0.9 ×ｔ_SOI （500 Å≦ｔ_Si≦ 900Å）
を満たすような範囲であればよい。また、より薄膜の、例えば500 ÅのＳＯＩ層におけるシリサイド化反応を考えた場合、消費されるシリコン層の膜厚ｔ_Siの上限は上述の理由により0.9 ×ｔSOI ＝450 Åであるが、下限においては所望の抵抗値により設計条件を選択すればよい。多少シート抵抗値が高い値でもよい場合、消費されるシリコン層の膜厚ｔ_Siの下限は0.5 ×ｔ_Si＝250 Åに設定すればよいが、より低抵抗な値を必要とする場合、下限は、例えば、0.75×ｔ_Si＝375 Åに設定すればよい。いずれにしても、シリサイド化反応で消費されるシリコン層の膜厚ｔ_Siは0.5 ×ｔ_SOI ≦ｔ_Si≦0.9 ×ｔ_SOI の範囲内である。 Next, the relationship between the silicon layer consumed by silicidation and the sheet resistance of the silicide film will be described. Unlike the bulk MOS transistor, the SOI / MOS transistor has a thin SOI layer 13 due to the buried oxide film 12. Therefore, the silicidation reaction proceeds in the depth direction of the SOI layer, and the silicide film formed by the silicidation reaction becomes the buried oxide film. It is possible to reach 12. FIG. 13 is a diagram showing the relationship between the consumption of the silicon layer consumed by silicidation and the sheet resistance value of the silicide film. In FIG. 13, the horizontal axis indicates the ratio of the thickness t _{Si of the} silicon layer consumed by the silicidation reaction (see FIG. 8) to the thickness tSOI of the SOI layer, and the vertical axis indicates the sheet resistance value of the silicide film. As shown in the figure, when most of the SOI layer is consumed by the silicidation reaction, the formed silicide film is aggregated by the subsequent heat treatment, and the sheet resistance is increased by an order of magnitude. Therefore, in the SOI / MOS transistor, a silicon layer must remain between the silicide film 15 and the buried oxide film 12 even after the silicidation reaction is completed. For example, when the sheet resistance value of a silicide film formed by reacting with a 1000 ＳＯ SOI layer is set to 5 Ω / □ or less, the film thickness t _Si of the consumed silicon layer is
0.5 x t _SOI ≤ t _Si ≤ 0.9 x t _SOI (500 Å ≤ t _Si ≤ 900 Å)
It may be in a range that satisfies the above. Further, when considering the silicidation reaction in a thinner SOI layer, for example, 500 ＳＯ SOI layer, the upper limit of the consumed silicon layer thickness t _Si is 0.9 × tSOI = 450 により for the above reason. The design conditions may be selected according to the desired resistance value. If the sheet resistance value may be a little high, the lower limit of the consumed silicon layer thickness t _Si may be set to 0.5 × t _Si = 250 mm, but if a lower resistance value is required, the lower limit For example, 0.75 × t _Si = 375375 may be set. In any case, the film thickness t _{Si of the} silicon layer consumed in the silicidation reaction is in the range of 0.5 × t _SOI ≦ t _Si ≦ 0.9 × t _SOI .

次に、Ｎ⁺ソース／ドレイン領域８を形成するためのイオン注入条件について説明する。Ｎ⁺ソース／ドレイン注入は従来と同様、２ステップアニール法でシリサイド化を行い、ソース側にチタンシリサイド膜15、ドレイン側にチタンシリサイド膜９を形成した後に行う。このときのイオン注入エネルギーは、ＳＯＩ層13と埋め込み酸化膜12の界面に不純物のピークがくるように注入エネルギーを選ぶ必要がある。例えば、ＳＯＩ層13の膜厚ｔ_SOIが1000Åの場合、ＮＭＯＳトランジスタを形成するためのヒ素イオンで100keV〜150keV程度、ＰチャネルＭＯＳトランジスタ（以後ＰＭＯＳトランジスタと称す）を形成するためのホウ素イオンで20keV 〜40keV 程度がよい。ＳＯＩ／ＭＯＳトランジスタにおいては、その後の熱処理により、ソース／ドレイン接合面が埋め込み酸化膜12に到達するような条件であり、シリサイド／シリコン界面がオーミック特性を示すような注入条件であれば、シリサイド／シリコン界面に発生した欠陥を考慮した注入条件を選ぶ必要がない。 Next, ion implantation conditions for forming the N ⁺ source / drain region 8 will be described. N ⁺ source / drain implantation is performed after silicidation is performed by a two-step annealing method and a titanium silicide film 15 is formed on the source side and a titanium silicide film 9 is formed on the drain side, as in the conventional case. As the ion implantation energy at this time, it is necessary to select the implantation energy so that the impurity peak comes to the interface between the SOI layer 13 and the buried oxide film 12. For example, when the thickness t _SOI of the SOI layer 13 is 1000 mm, arsenic ions for forming an NMOS transistor are about 100 keV to 150 keV, and boron ions for forming a P channel MOS transistor (hereinafter referred to as a PMOS transistor) are 20 keV. About 40keV is good. In an SOI / MOS transistor, if the source / drain junction surface reaches the buried oxide film 12 by a subsequent heat treatment and the implantation condition is such that the silicide / silicon interface exhibits ohmic characteristics, the silicide / There is no need to select implantation conditions that take into account defects generated at the silicon interface.

次に、本実施の形態における発明の効果を説明する。ＳＯＩ／ＭＯＳトランジスタにおいても、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定でき、実施の形態１に示す場合と同様の効果を奏する。また、本実施の形態によるＳＯＩ／ＭＯＳトランジスタにおいては、シリサイド膜15の膜厚が厚く、シリサイド膜15がチャネル領域の近辺にまで存在するため、ドレイン端でインパクトイオン化により発生したホールがソース近傍及びチャネル領域に蓄積せずにソース側のシリサイド膜15に引き抜かれ、寄生バイポーラトランジスタ動作によるエミッタの注入効率が低下し、ソース／ドレイン間耐圧が向上する。さらに、ＳＯＩ／ＭＯＳトランジスタにおいては、ソース／ドレイン領域におけるＰＮ接合面はＳＯＩ基板13に垂直な面だけであり、バルクシリコンにみられるように基板に水平なＰＮ接合面は存在しないので、ＳＯＩ層13にＭＯＳトランジスタを形成する場合は、実施の形態１に示すバルクＭＯＳトランジスタと比較してソース／ドレイン領域の接合特性が厳しくない。つまり、薄膜のＳＯＩ層13の下に埋め込み酸化膜12が存在するため、ソース／ドレイン領域の接合面積が小さく多少のリーク電流が発生してもデバイス特性に悪影響を与えにくい。
実施の形態３．
図１４は、本発明の第３実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの断面構造図である。図１４において、１〜４、６〜13は実施の形態図８と同一あるいは相当するものを示す。20はＰ^- ソース／ドレイン領域、21はＰ⁺ソース／ドレイン領域を示し、21a をＰ+ ソース領域、21b をＰ⁺ ドレイン領域とする。Ｐ^- ソース／ドレイン領域20及びＰ⁺ソース／ドレイン領域21とでＰＭＯＳトランジスタのＬＤＤ構造を構成している。本実施の形態では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが同一基板内に形成されたＣＭＯＳトランジスタを構成し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらにおいてもソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚が異なる値に設定されている。また、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらのゲート電極４上にもチタンシリサイド膜９が自己整合的に形成されている。 Next, the effect of the invention in this embodiment will be described. Also in the SOI / MOS transistor, since the film thickness of the source side titanium silicide film 15 and the drain side titanium silicide film 9 can be set to different values, the resistance of the source region and the drain region can be set to different values. The same effect as in the case shown in FIG. In the SOI / MOS transistor according to the present embodiment, since the silicide film 15 is thick and the silicide film 15 exists in the vicinity of the channel region, holes generated by impact ionization at the drain end are near the source and Without being accumulated in the channel region, it is drawn out to the silicide film 15 on the source side, the emitter injection efficiency due to the parasitic bipolar transistor operation is lowered, and the source-drain breakdown voltage is improved. Further, in the SOI / MOS transistor, the PN junction surface in the source / drain region is only a surface perpendicular to the SOI substrate 13, and there is no PN junction surface horizontal to the substrate as seen in bulk silicon. When a MOS transistor is formed in 13, the junction characteristics of the source / drain region are not strict as compared with the bulk MOS transistor shown in the first embodiment. That is, since the buried oxide film 12 is present under the thin SOI layer 13, the junction area of the source / drain region is small, and even if some leakage current occurs, the device characteristics are not adversely affected.
Embodiment 3 FIG.
FIG. 14 is a sectional view of an SOI / CMOS transistor according to the third embodiment of the present invention. In FIG. 14, 1 to 4 and 6 to 13 are the same as or equivalent to those in FIG. Reference numeral 20 denotes a P ⁻ source / drain region, 21 denotes a P ⁺ source / drain region, 21a is a P + source region, and 21b is a P ⁺ drain region. The P ⁻ source / drain region 20 and the P ⁺ source / drain region 21 constitute an LDD structure of a PMOS transistor. In the present embodiment, a CMOS transistor in which an NMOS transistor and a PMOS transistor are formed on the same substrate is formed. In both the NMOS transistor and the PMOS transistor, a titanium silicide film 9 on the source side and a titanium silicide film 9 on the drain side are formed. The film thickness is set to a different value. A titanium silicide film 9 is formed in a self-aligned manner on the gate electrode 4 of both the NMOS transistor and the PMOS transistor.

次に図１４に示すＳＯＩ／ＣＭＯＳトランジスタの製造工程について説明する。まず、1000ÅのＳＯＩ層13を950 ℃程度のｗｅｔ雰囲気でＬＯＣＯＳ酸化により素子分離酸化膜２を2600Å程度形成する。次に、酸化膜3aを1000Å程度形成し、該酸化膜3a上に１×10²⁰／cm³のリンがドープされたポリシリコン膜4aを1000Å程度形成する（図１５）。次に、ポリシリコン膜4aをパターニングし、ゲート電極４を形成後、ＮＭＯＳトランジスタ形成領域にはＮ^-ソース／ドレイン領域７を形成し、ＰＭＯＳトランジスタ形成領域にはＰ^- ソース／ドレイン領域20を形成する。次に、全面に酸化膜6aを堆積させた後（図１６）、異方性の強いエッチング条件で、ゲート電極４の側壁にのみ酸化膜６を形成し、またこの時、酸化膜3aもエッチングによりゲート絶縁膜３の形状にする。次に、チタン16を全面にスパッタ法で形成後、ＮＭＯＳトランジスタのソース領域以外の領域にレジスト27を形成し、シリコン等の不活性化イオンを35keV 、２×10¹⁵／cm² の条件で30°〜45°の傾斜角度で回転斜め注入する（図１７）。次に、レジスト27を除去後、ＰＭＯＳトランジスタのソース領域以外の領域にレジスト28を形成し、窒素等の不活性化イオンを35keV 、２×1015／cm² の条件で回転斜め注入する（図１８）。この場合、ＮＭＯＳトランジスタにシリコンイオンをＰＭＯＳトランジスタに窒素イオンを注入したが、単一のイオンを注入する場合はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース領域以外の領域にレジストを設けてイオン注入を行えばよいので、レジストを形成する工程は一回で済む。次に、レジスト28を除去後、２ステップアニール法を用いてソース／ドレイン領域及びゲート電極４上にのみ自己整合的にチタンシリサイド膜を形成する（図１９）。この時、実施の形態１で詳述したように、不活性化イオンの注入されている領域であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース領域はシリサイド化反応が十分に行われるため、ドレイン領域に形成されるチタンシリサイド膜９よりも厚い膜厚のチタンシリサイド膜15が形成される。ソース側のチタンシリサイド膜15の膜厚は500 Å〜800 Åであり、ドレイン側のチタンシリサイド膜９の膜厚は100 Å〜600 Åである。なお、シリサイド化を行うための諸条件については実施の形態２で詳述しているので、ここではその記載を省略する。 Next, a manufacturing process of the SOI / CMOS transistor shown in FIG. 14 will be described. First, a device isolation oxide film 2 is formed to a thickness of about 2600 by LOCOS oxidation of a 1000 ＳＯ SOI layer 13 in a wet atmosphere at about 950 ° C. Next, an oxide film 3a is formed in a thickness of about 1000 mm, and a polysilicon film 4a doped with 1 × 10 ²⁰ / cm ³ of phosphorus is formed on the oxide film 3a in a thickness of about 1000 mm (FIG. 15). Then, by patterning the polysilicon film 4a, after forming the gate electrode 4, the NMOS transistor forming region N ^- forming a source / drain region 7, the PMOS transistor forming region P ^- source / drain regions 20 formed To do. Next, after depositing the oxide film 6a on the entire surface (FIG. 16), the oxide film 6 is formed only on the side wall of the gate electrode 4 under highly anisotropic etching conditions. At this time, the oxide film 3a is also etched. Thus, the gate insulating film 3 is formed. Next, after titanium 16 is formed on the entire surface by sputtering, a resist 27 is formed in a region other than the source region of the NMOS transistor, and an inert ion such as silicon is applied at a condition of 35 keV and 2 × 10 ¹⁵ / cm ^2. Rotating oblique injection at an inclination angle of ˜45 ° (FIG. 17). Next, after removing the resist 27, a resist 28 is formed in a region other than the source region of the PMOS transistor, and inert ions such as nitrogen are rotationally and obliquely implanted under the conditions of 35 keV and 2 × 10 15 / cm ² (FIG. 18). ). In this case, silicon ions are implanted into the NMOS transistor and nitrogen ions are implanted into the PMOS transistor. However, when a single ion is implanted, a resist is provided in a region other than the source region of the NMOS transistor and the PMOS transistor to perform ion implantation. Therefore, the process of forming the resist is only once. Next, after removing the resist 28, a titanium silicide film is formed in a self-aligned manner only on the source / drain regions and the gate electrode 4 using a two-step annealing method (FIG. 19). At this time, as described in detail in the first embodiment, the source region of the NMOS transistor and the PMOS transistor, which are regions where the inactivated ions are implanted, is formed in the drain region because the silicidation reaction is sufficiently performed. A titanium silicide film 15 having a thickness greater than that of the titanium silicide film 9 is formed. The film thickness of the titanium silicide film 15 on the source side is 500 to 800 mm, and the film thickness of the titanium silicide film 9 on the drain side is 100 to 600 mm. Since various conditions for silicidation are described in detail in Embodiment 2, the description thereof is omitted here.

本実施の形態に示すＳＯＩ／ＣＭＯＳトランジスタにおいても、ソース側のチタンシリサイド膜15とドレイン側のチタンシリサイド膜９の膜厚を異なる値に設定できるため、ソース領域とドレイン領域の抵抗を異なる値に設定でき、実施の形態２に示す場合と同様の効果を奏する。また、ＮＭＯＳトランジスタへの不活性化イオン注入とＰＭＯＳトランジスタへの不活性化イオン注入とを別々の工程で行うことによって、ソース側のチタンシリサイド膜15でＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる膜厚に設定することが可能である。
実施の形態４．
図２０は本発明の第４実施の形態を示すＳＯＩ／ＭＯＳトランジスタの断面構造図である。図２２において、１〜13、15は実施の形態図８と同一あるいは相当するものを示す。本実施の形態は、ＳＯＩ基板上にＮＭＯＳトランジスタが複数（図面上では２個）形成された構成であり、各々のＭＯＳトランジスタにおいて、ソース側のチタンシリサイド膜15がドレイン側のチタンシリサイド膜９よりも厚く形成されている。ソース側のチタンシリサイド膜15の膜厚は500 Å〜800 Åであり、ドレイン側のチタンシリサイド膜９の膜厚は100 Å〜600 Åである。 Also in the SOI / CMOS transistor shown in this embodiment, since the film thicknesses of the titanium silicide film 15 on the source side and the titanium silicide film 9 on the drain side can be set to different values, the resistances of the source region and the drain region are set to different values. It can be set, and the same effect as in the case of the second embodiment can be obtained. Further, by performing the deactivation ion implantation into the NMOS transistor and the deactivation ion implantation into the PMOS transistor in different steps, the source-side titanium silicide film 15 has different film thicknesses between the NMOS transistor and the PMOS transistor. It is possible to set.
Embodiment 4 FIG.
FIG. 20 is a cross-sectional structure diagram of an SOI / MOS transistor showing a fourth embodiment of the present invention. In FIG. 22, 1 to 13 and 15 are the same as or equivalent to those in the embodiment shown in FIG. In the present embodiment, a plurality of NMOS transistors (two in the drawing) are formed on an SOI substrate. In each MOS transistor, the source-side titanium silicide film 15 is more than the drain-side titanium silicide film 9. Is also formed thick. The film thickness of the titanium silicide film 15 on the source side is 500 to 800 mm, and the film thickness of the titanium silicide film 9 on the drain side is 100 to 600 mm.

次に図２０に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。図２０は、ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態２の図９に示す工程に相当する工程であり、チタン16を堆積後、不活性化イオンを注入する工程を示す図である。ＭＯＳトランジスタのソース領域以外の領域にレジスト29を形成し、シリコンイオン等の不活性化イオンを30°〜45°の傾斜角度で回転斜め注入し、ＳＯＩ層13表面に結晶性ダメージを形成する。また、この注入でチタン／シリコン界面のミキシングを施し、シリサイド化反応が滑らかに行われるようにする。なお、シリサイド化を行うための諸条件及び以後の工程については実施の形態２で詳述しているので、その記載を省略する。
実施の形態５．
図２２は本発明の第５実施の形態を示すＳＯＩ／ＭＯＳトランジスタの断面構造図である。図２２において、１〜13、15は実施の形態図２０と同一あるいは相当するものを示す。本実施の形態においても、ＳＯＩ基板上にＮＭＯＳトランジスタが複数（図面上では２個）形成された構成である。ただし、領域Ａに形成されたＮＭＯＳトランジスタのソース／ドレイン領域にはともにミキシング工程が施されており、実施の形態４に示す場合と異なり、ソース側に形成されたチタンシリサイド膜15と同一膜厚のチタンシリサイド膜15がドレイン側にも形成されている。ここで、ソース側とドレイン側のチタンシリサイド膜15を区別する場合は、15a をソース側のチタンシリサイド膜とし、15b をドレイン側のチタンシリサイド膜とする。一方、領域Ｂに形成されたＮＭＯＳトランジスタのソース／ドレイン領域にはともにミキシング工程が施されておらず、領域Ｂのソース／ドレイン領域には、領域Ａのソース／ドレイン領域に形成されたチタンシリサイド膜15よりも薄い膜厚を持つチタンシリサイド膜９が形成されている。 Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 20 will be described. FIG. 20 is a diagram showing a process corresponding to the process shown in FIG. 9 of the second embodiment in the manufacturing process of the SOI / MOS transistor, and a process of implanting deactivated ions after depositing titanium 16. A resist 29 is formed in a region other than the source region of the MOS transistor, and inactive ions such as silicon ions are rotationally and obliquely implanted at an inclination angle of 30 ° to 45 ° to form crystal damage on the surface of the SOI layer 13. In addition, the titanium / silicon interface is mixed by this implantation so that the silicidation reaction can be performed smoothly. Note that various conditions for performing silicidation and the subsequent steps are described in detail in Embodiment 2, and thus description thereof is omitted.
Embodiment 5. FIG.
FIG. 22 is a sectional view of an SOI / MOS transistor showing a fifth embodiment of the present invention. In FIG. 22, reference numerals 1 to 13 and 15 denote the same as or equivalent to those in the embodiment shown in FIG. This embodiment also has a configuration in which a plurality of NMOS transistors (two in the drawing) are formed on an SOI substrate. However, the source / drain regions of the NMOS transistor formed in the region A are both subjected to a mixing process, and unlike the case of the fourth embodiment, the same film thickness as the titanium silicide film 15 formed on the source side. The titanium silicide film 15 is also formed on the drain side. Here, when the source-side and drain-side titanium silicide films 15 are distinguished, 15a is the source-side titanium silicide film, and 15b is the drain-side titanium silicide film. On the other hand, the source / drain region of the NMOS transistor formed in the region B is not subjected to the mixing process, and the titanium silicide formed in the source / drain region of the region A is not included in the source / drain region of the region B. A titanium silicide film 9 having a thickness smaller than that of the film 15 is formed.

次に図２２に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。図２３は、ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態２の図９に示す工程に相当する工程であり、チタン16を堆積後、不活性イオンを注入する工程を示す図である。ただし、本実施の形態では領域Ｂにのみレジスト30を形成し、シリコンイオン等の不活性化イオンを30°〜45°の傾斜角度で回転斜め注入し、SOI 層１３表面に結晶性ダメージを形成する。また、この注入でチタン／シリコン界面のミキシングを施し、シリサイド化反応が滑らかに行われるようにする。なお、シリサイド化を行うための諸条件及び以後の工程については実施の形態２で詳述しているので、その記載を省略する。 Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 22 will be described. FIG. 23 is a diagram showing a step corresponding to the step shown in FIG. 9 of the second embodiment in the manufacturing process of the SOI / MOS transistor, and a step of implanting inert ions after depositing titanium 16. However, in this embodiment, the resist 30 is formed only in the region B, and inactive ions such as silicon ions are obliquely implanted at an inclination angle of 30 ° to 45 ° to form crystal damage on the surface of the SOI layer 13. To do. In addition, the titanium / silicon interface is mixed by this implantation so that the silicidation reaction can be performed smoothly. Note that various conditions for the silicidation and the subsequent steps are described in detail in Embodiment 2, and thus description thereof is omitted.

本実施の形態を採用することにより、ＭＯＳトランジスタごとにソース／ドレイン領域のチタンシリサイド膜の膜厚を異ならしめることができるので、トランジスタごとに所望の抵抗値を有するソース／ドレイン領域を形成することが可能となる。つまり、ソース／ドレイン領域の寄生抵抗を他のトランジスタよりも低くする必要があるＭＯＳトランジスタのソース／ドレイン領域に対し、不活性化イオンを注入すればよい。また、不活性化イオンの注入により、シリサイド化反応時に発生する結晶欠陥が抑制されるので、シリサイド化に起因するリーク電流を低減することができる。つまり、ソース／ドレイン領域のリーク電流を他のトランジスタよりも低くする必要があるときに、選択的に不活性化イオンを注入すればよい。
実施の形態６．
図２４は本発明の第６実施の形態を示すＳＯＩ基板上に設けられたＤＲＡＭ素子の断面構造図である。図２４において、１〜13、15は実施の形態図２０と同一あるいは相当するものを示す。35は上部電極であるセルプレート、36はキャパシタ絶縁膜、37は下部電極であるストレージノード、38はポリシリコンからなる配線（以後ポリシリコンパッドと称す）、39はポリシリコンとタングステンシリサイドの積層構造で形成されたビット線、40はアルミからなる補強ワード線である。本実施の形態においては、ＤＲＡＭ素子のキャパシタ側のチタンシリサイド膜15が他方側のチタンシリサイド膜９の膜厚よりも厚く形成されている。 By employing this embodiment, the thickness of the titanium silicide film in the source / drain region can be made different for each MOS transistor, so that a source / drain region having a desired resistance value is formed for each transistor. Is possible. That is, it is only necessary to inject deactivation ions into the source / drain region of the MOS transistor that requires the parasitic resistance of the source / drain region to be lower than that of other transistors. Moreover, since the crystal defects generated during the silicidation reaction are suppressed by the implantation of the deactivating ions, the leakage current resulting from the silicidation can be reduced. That is, when it is necessary to make the leakage current of the source / drain region lower than that of other transistors, it is only necessary to selectively inject deactivation ions.
Embodiment 6 FIG.
FIG. 24 is a cross-sectional structure diagram of a DRAM device provided on an SOI substrate according to the sixth embodiment of the present invention. In FIG. 24, 1 to 13 and 15 are the same as or equivalent to those of the embodiment of FIG. 35 is a cell plate as an upper electrode, 36 is a capacitor insulating film, 37 is a storage node as a lower electrode, 38 is a wiring made of polysilicon (hereinafter referred to as a polysilicon pad), and 39 is a laminated structure of polysilicon and tungsten silicide. A bit line 40 formed by the above is a reinforcing word line 40 made of aluminum. In the present embodiment, the titanium silicide film 15 on the capacitor side of the DRAM element is formed thicker than the film thickness of the titanium silicide film 9 on the other side.

ＤＲＡＭの場合はその回路動作において、セルに電荷を保持しているか否かでＭＯＳトランジスタのソースにあたるものとドレインにあたるものとが反転する。キャパシタ側に電荷を保持して電位が上昇していく場合は、その電荷がリーク電流としてポリシリコンパッド38側に抜けていくという問題点があるため、通常は定期的に電荷の再書き込みを行っている。この再書き込みのサイクルを長くするためには、リーク電流を低減することが望まれ、不活性化イオンの注入によりシリサイド化反応時の結晶欠陥の発生を低減させると、結晶欠陥に起因するリーク電流を低減させることができる。なお、本実施の形態では、キャパシタ側にのみ不活性イオンを注入したが、ポリシリコンパッド側にも不活性化イオンを注入してもよい。
実施の形態７．
図２５は本発明の第７実施の形態を示すＳＯＩ／ＭＯＳトランジスタの断面構造図である。図２５において、１〜８、11〜13は実施の形態図２０と同一あるいは相当するものを示す。40は500 〜800 Åの膜厚を有するチタンシリサイド膜であり、素子分離酸化膜２と間隔を隔ててソース／ドレイン領域に形成される。41は素子分離酸化膜２及び素子分離酸化膜近傍のＳＯＩ層上に形成された酸化膜である。 In the case of DRAM, in the circuit operation, the one corresponding to the source of the MOS transistor and the one corresponding to the drain are inverted depending on whether or not electric charge is held in the cell. When the potential rises while holding the charge on the capacitor side, there is a problem that the charge escapes to the polysilicon pad 38 side as a leakage current. ing. In order to lengthen this rewrite cycle, it is desirable to reduce the leakage current. If the generation of crystal defects during the silicidation reaction is reduced by implanting inactivated ions, the leakage current caused by the crystal defects Can be reduced. In this embodiment, inert ions are implanted only on the capacitor side. However, deactivated ions may also be implanted on the polysilicon pad side.
Embodiment 7 FIG.
FIG. 25 is a cross-sectional structure diagram of an SOI / MOS transistor showing a seventh embodiment of the present invention. In FIG. 25, 1 to 8 and 11 to 13 are the same as or equivalent to those in FIG. Reference numeral 40 denotes a titanium silicide film having a film thickness of 500 to 800 mm, and is formed in the source / drain region at a distance from the element isolation oxide film 2. Reference numeral 41 denotes an oxide film formed on the element isolation oxide film 2 and the SOI layer in the vicinity of the element isolation oxide film.

次に図２５に示すＳＯＩ／ＭＯＳトランジスタの製造工程について説明する。ＳＯＩ／ＭＯＳトランジスタの製造工程において実施の形態１の図５に示す工程までをＳＯＩ基板に施す。次に、ＬＰＣＶＤ法で酸化膜41a を2000Å堆積させた後、ＳＯＩ層13よりも一回り小さいマスクを用いてレジスト31を設ける（図２６）。このマスクはＤＲＡＭ等のデバイスを形成する場合には通常適用されているマスクであり、このために新規にマスクを作成する必要はない。図２７は図２６に示す断面図に対応する上面図であり、図２７のＡ−Ａ′断面図が図２６である。また、図２８は図２７のＢ−Ｂ′断面図である。次に、酸化膜41a をパターニングして、酸化膜41を形成した後、レジスト31を除去し、チタン16をスパッタ法で堆積させ、不活性イオンを30°〜45°の斜め回転注入し、シリコン／チタン界面のミキシングを施す（図２９）。最適なシリサイド膜を形成するための諸条件及び以後の工程については実施の形態２で詳述しているのでここではその説明を省略する。 Next, a manufacturing process of the SOI / MOS transistor shown in FIG. 25 will be described. In the manufacturing process of the SOI / MOS transistor, the process up to the process shown in FIG. 5 of Embodiment 1 is performed on the SOI substrate. Next, after 2000 nm of an oxide film 41a is deposited by LPCVD, a resist 31 is provided using a mask that is slightly smaller than the SOI layer 13 (FIG. 26). This mask is a mask that is usually applied when a device such as a DRAM is formed. Therefore, it is not necessary to create a new mask. 27 is a top view corresponding to the cross-sectional view shown in FIG. 26, and FIG. 26 is a cross-sectional view taken along the line AA ′ of FIG. FIG. 28 is a sectional view taken along the line BB ′ of FIG. Next, after patterning the oxide film 41a to form the oxide film 41, the resist 31 is removed, titanium 16 is deposited by sputtering, and inert ions are obliquely implanted at an angle of 30 ° to 45 ° to form silicon. / Mixing of titanium interface is performed (FIG. 29). Various conditions for forming an optimum silicide film and the subsequent steps are described in detail in the second embodiment, and the description thereof is omitted here.

本実施の形態によるＳＯＩ／ＭＯＳトランジスタにおいては素子分離酸化膜２のエッジ部にチタンシリサイド膜40が形成されない。よって、図２７に示すようにゲート電極４と素子分離酸化膜２との交点ｃにチタンシリサイド膜40が形成されないことになり、ソース／ドレイン間リーク電流を防ぐことが可能となる。
実施の形態８．
図３０は本発明の第８実施の形態を示すＣＭＯＳインバータの上面図であり、図３１は図３０のＡ−Ａ′断面図である。図３０及び図３１において１〜８、11〜13は実施の形態図２５と同一あるいは相当するものを示す。45はチタンシリサイド膜40とアルミ配線11の電気的接続を行うために層間絶縁膜10に設けられたコンタクトホールである。
実施の形態９．
図３２はこの発明の第９実施の形態を示す３入力ＮＡＮＤ回路の等価回路図である。図３２において、50、51、52はＰＭＯＳトランジスタ、53、54、55はＮＭＯＳトランジスタ、Ｖ_DDは電源電位、Ｖ_SSは接地電位を示す。ＮＡＮＤ回路のように、各トランジスタのソース／ドレインが各々決まっている場合は、図３４中の斜線Ｚで示すソース領域にのみシリコン等のイオンを注入してシリサイド膜を形成することで、ソース領域においてドレイン領域のシリサイド膜よりも膜厚の厚いシリサイド膜を有するＮＭＯＳトランジスタ53、54、55を構成する。
実施の形態１０．
図３３はこの発明の第１０実施の形態を示す高抵抗付加型ＳＲＡＭセル回路の等価回路図である。図３３において、60、61はドライバトランジスタ、62、63は抵抗素子、64はビット線、65はバービット線、66、67はアクセストランジスタ、68はワード線である。この回路のドライバトランジスタ60、61のようにソース／ドレイン各々決まっている場合は、図３３中の斜線Ｚで示すソース領域にのみシリコン等のイオンを注入してシリサイド膜を形成すればよい。 In the SOI / MOS transistor according to the present embodiment, titanium silicide film 40 is not formed at the edge portion of element isolation oxide film 2. Therefore, as shown in FIG. 27, the titanium silicide film 40 is not formed at the intersection c between the gate electrode 4 and the element isolation oxide film 2, and it becomes possible to prevent a source / drain leakage current.
Embodiment 8 FIG.
FIG. 30 is a top view of a CMOS inverter showing an eighth embodiment of the present invention, and FIG. 31 is a cross-sectional view taken along the line AA 'of FIG. 30 and 31, reference numerals 1 to 8 and 11 to 13 are the same as or equivalent to those in the embodiment shown in FIG. Reference numeral 45 denotes a contact hole provided in the interlayer insulating film 10 for electrical connection between the titanium silicide film 40 and the aluminum wiring 11.
Embodiment 9 FIG.
FIG. 32 is an equivalent circuit diagram of a 3-input NAND circuit showing the ninth embodiment of the invention. In FIG. 32, 50, 51 and 52 are PMOS transistors, 53, 54 and 55 are NMOS transistors, V _DD is a power supply potential, and V _SS is a ground potential. When the source / drain of each transistor is determined as in the NAND circuit, ions such as silicon are implanted only into the source region indicated by the oblique line Z in FIG. NMOS transistors 53, 54, and 55 having a silicide film thicker than the silicide film in the drain region are formed.
Embodiment 10 FIG.
FIG. 33 is an equivalent circuit diagram of a high resistance addition type SRAM cell circuit showing the tenth embodiment of the invention. In FIG. 33, 60 and 61 are driver transistors, 62 and 63 are resistance elements, 64 is a bit line, 65 is a bar bit line, 66 and 67 are access transistors, and 68 is a word line. When the source / drain are determined like the driver transistors 60 and 61 in this circuit, a silicide film may be formed by implanting ions such as silicon only in the source region indicated by the oblique line Z in FIG.

以上の実施の形態では、チタンを用いたシリサイド化反応について述べてきたが、シリコンと反応し、金属化合物を生成するような材料であればどのよう材料でもよい。例えば、コバルトシリサイド（ＣｏＳｉ₂ ）、ニッケルシリサイド（ＮｉＳｉ₂ ）、タンタルシリサイド（ＴａＳｉ₂）等があげられる。また、以上の実施の形態では、主にＮＭＯＳトランジスタについて記載したが、ＰＭＯＳトランジスタにおいても同様の効果を得ることができる。 Although the silicidation reaction using titanium has been described in the above embodiment, any material may be used as long as it reacts with silicon and generates a metal compound. For example, cobalt silicide (CoSi ₂ ), nickel silicide (NiSi ₂ ), tantalum silicide (TaSi ₂ ), and the like can be given. In the above embodiment, the NMOS transistor is mainly described, but the same effect can be obtained also in the PMOS transistor.

本発明の第１の実施の形態によるバルクＭＯＳトランジスタの断面構造図である。1 is a cross-sectional structure diagram of a bulk MOS transistor according to a first embodiment of the present invention. 本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。FIG. 6 is a cross-sectional structure diagram showing a manufacturing process of the bulk MOS transistor according to the first embodiment of the invention. 本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。FIG. 6 is a cross-sectional structure diagram showing a manufacturing process of the bulk MOS transistor according to the first embodiment of the invention. 本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。FIG. 6 is a cross-sectional structure diagram showing a manufacturing process of the bulk MOS transistor according to the first embodiment of the invention. 本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。FIG. 6 is a cross-sectional structure diagram showing a manufacturing process of the bulk MOS transistor according to the first embodiment of the invention. 本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。FIG. 6 is a cross-sectional structure diagram showing a manufacturing process of the bulk MOS transistor according to the first embodiment of the invention. 本発明の第１の実施の形態によるバルクＭＯＳトランジスタの製造工程を示す断面構造図である。FIG. 6 is a cross-sectional structure diagram showing a manufacturing process of the bulk MOS transistor according to the first embodiment of the invention. 本発明の第２の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。FIG. 4 is a cross-sectional structure diagram of an SOI / MOS transistor according to a second embodiment of the present invention. 本発明の第２の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。FIG. 10 is a cross-sectional structure diagram showing a manufacturing process of an SOI / MOS transistor according to a second embodiment of the invention. シリコンイオンの注入条件を示す図である。It is a figure which shows the implantation conditions of a silicon ion. シリコンイオンの注入条件を示す図である。It is a figure which shows the implantation conditions of a silicon ion. シリコンイオンの注入飛程と形成されたトランジスタの歩留まりの関係を示す図である。It is a figure which shows the relationship between the implantation range of a silicon ion, and the yield of the formed transistor. シリサイド化工程でのシリコンの消費量とシート抵抗の関係を示す図である。It is a figure which shows the relationship between the consumption of silicon | silicone in a silicidation process, and sheet resistance. 本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの断面構造図である。FIG. 6 is a cross-sectional structure diagram of an SOI / CMOS transistor according to a third embodiment of the present invention. 本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / CMOS transistor by the 3rd Embodiment of this invention. 本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / CMOS transistor by the 3rd Embodiment of this invention. 本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / CMOS transistor by the 3rd Embodiment of this invention. 本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / CMOS transistor by the 3rd Embodiment of this invention. 本発明の第３の実施の形態によるＳＯＩ／ＣＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / CMOS transistor by the 3rd Embodiment of this invention. 本発明の第４の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。It is a cross-section figure of the SOI / MOS transistor by the 4th Embodiment of this invention. 本発明の第４の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / MOS transistor by the 4th Embodiment of this invention. 本発明の第５の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。FIG. 10 is a cross-sectional structure diagram of an SOI / MOS transistor according to a fifth embodiment of the present invention. 本発明の第５の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / MOS transistor by the 5th Embodiment of this invention. 本発明の第６の実施の形態によるＤＲＡＭ素子の断面構造図である。FIG. 10 is a cross-sectional structure diagram of a DRAM device according to a sixth embodiment of the present invention. 本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面構造図である。It is a cross-section figure of the SOI / MOS transistor by the 7th Embodiment of this invention. 本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / MOS transistor by the 7th Embodiment of this invention. 本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す上面図である。It is a top view which shows the manufacturing process of the SOI / MOS transistor by the 7th Embodiment of this invention. 本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの製造工程を示す断面構造図である。It is sectional structure drawing which shows the manufacturing process of the SOI / MOS transistor by the 7th Embodiment of this invention. 本発明の第７の実施の形態によるＳＯＩ／ＭＯＳトランジスタの断面工程を示す断面構造図である。It is sectional structure drawing which shows the cross-sectional process of the SOI / MOS transistor by the 7th Embodiment of this invention. 本発明の第８の実施の形態によるＣＭＯＳインバータの上面図である。It is a top view of the CMOS inverter by the 8th Embodiment of this invention. 本発明の第８の実施の形態によるＣＭＯＳインバータの断面構造図である。It is sectional drawing of the CMOS inverter by the 8th Embodiment of this invention. 本発明の第９の実施の形態を示す３入力ＮＡＮＤ回路の等価回路図である。FIG. 20 is an equivalent circuit diagram of a 3-input NAND circuit showing a ninth embodiment of the present invention. 本発明の第１０の実施の形態を示す高抵抗付加型ＳＲＡＭセル回路の等価回路図である。It is an equivalent circuit diagram of a high resistance addition type SRAM cell circuit showing a tenth embodiment of the present invention. 従来のバルクＭＯＳトランジスタを示す断面構造図である。It is a sectional view showing a conventional bulk MOS transistor. 従来のバルクＭＯＳトランジスタを示す断面構造図である。It is a sectional view showing a conventional bulk MOS transistor. 従来のＳＯＩ／ＭＯＳトランジスタを示す断面構造図である。It is a cross-sectional structure diagram showing a conventional SOI / MOS transistor. 従来のＳＯＩ／ＭＯＳトランジスタを示す断面構造図である。It is a cross-sectional structure diagram showing a conventional SOI / MOS transistor.

Explanation of symbols

８ａＮ⁺ソース領域、８ｂＮ⁺ドレイン領域、９，１５，４０チタンシリサイド膜、１３ＳＯＩ層、１６チタン、２１ａＰ⁺ソース領域、２１ｂＰ⁺ドレイン領域、４１酸化膜。 8a N ⁺ source region, 8b N ⁺ drain region, 9, 15, 40 titanium silicide film, 13 SOI layer, 16 titanium, 21a P ⁺ source region, 21b P ⁺ drain region, 41 oxide film.

Claims

An element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
A pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
A gate electrode formed on the surface of the channel region via a gate insulating film;
A sidewall insulating film formed so as to be in contact with a side surface of the outermost edge of the gate electrode in the length direction of the channel region;
A silicide film formed on the surface of the source / drain region,
The gate electrode and the sidewall insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and
The semiconductor device, wherein the silicide film is not formed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and positioned outside the sidewall insulating film.

An element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
A pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
A gate electrode formed on the surface of the channel region via a gate insulating film;
A sidewall insulating film formed so as to be in contact with a side surface of the outermost edge of the gate electrode in the length direction of the channel region;
A silicide film formed on the surface of the source / drain region,
The gate electrode and the sidewall insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and
The semiconductor device, wherein the semiconductor layer is exposed at least in a region adjacent to the sidewall insulating film and the element isolation insulating film and located outside the sidewall insulating film.

An element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
A pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
A gate electrode formed on the surface of the channel region via a gate insulating film;
A first insulating film formed to be in contact with the outermost side surface of the gate electrode in the length direction of the channel region;
A second insulating film formed on the element isolation insulating film and on the semiconductor layer in the vicinity of the element isolation insulating film;
A silicide film formed on the surface of the source / drain region,
The gate electrode and the first insulating film extend from a region above the element formation region to a region above the element isolation insulating film, and
The semiconductor layer is in contact with the second insulating film at least in a region adjacent to the first insulating film and the element isolation insulating film and positioned outside the first insulating film. apparatus.

4. The semiconductor device according to claim 1, wherein the semiconductor layer is formed on an insulating film.

Forming an element isolation insulating film formed in the semiconductor layer so as to surround the element formation region;
Forming a gate electrode formed on the surface of the channel region via a gate insulating film;
Forming a pair of source / drain regions formed in the element formation region so as to sandwich the channel region;
Forming a sidewall insulating film in contact with the side surface of the outermost edge of the gate electrode in the length direction of the channel region;
Forming an insulating film on the element isolation insulating film and the semiconductor layer;
Removing the insulating film present in a region slightly smaller than the element formation region;
A step of forming a metal layer on the entire surface after the step of removing the insulating film;
A method of manufacturing a semiconductor device comprising: a step of forming a metal silicide film by reacting a metal in contact with an element formation region and the element formation region after the step of forming the metal layer. .

Forming a metal layer on a semiconductor substrate having a first element formation region and a second element formation region;
Implanting electrically inactive ions only in the source region of the first element formation region;
A method of manufacturing a semiconductor device, comprising: a step of reacting the metal layer with an element formation region to form a metal silicide film after the step of implanting electrically inactive ions.