JPH07129504A - インタフェース装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、ホスト装置と周辺機器との
データ転送効率を大幅にアップルすると共に、周辺機器
内のＣＰＵの使用効率を上げるインターフェイス装置を
提供することにある。 【構成】 比較的高速なホスト装置と比較的低速の周辺
機器との間でのデータ転送を制御するインタフェース装
置であって、前記ホスト装置と接続可能な比較的大容量
の第１のバッファ手段と、前記ホスト装置及び周辺機器
と接続可能な比較的小容量の第２のバッファ手段と、前
記第１と第２のバッファ手段を分離可能であって、前記
ホスト装置と周辺機器とのデータ転送容量に基づいて、
データ転送経路を選択する転送経路選択手段とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はインタフェース装置、特
にホストコンピュータ等のホスト装置と周辺機器間のイ
ンタフェースのため汎用的に使用されるインタフェース
装置に関するものである。

【０００２】

【従来の技術】従来のインタフェース装置の例を図４及
び図５に示す。図４のように、ホストコンピュータ１は
汎用バス１１８を介して周辺機器４０２に接続される。
周辺機器４０２は、インタフェース側から見た場合、イ
ンタフェースモジュール４０３と機器本体４０４とに分
けて構成されている。インタフェースモジュール４０３
と機器本体４０４間は機器本体固有の接続バス４０５で
接続される。このように周辺機器４０２をインタフェー
スモジュール４０３と機器本体４０４とに分けて構成し
た場合は、インタフェースモジュール４０３あるいはそ
の制御手順のみを交換することにより、各種汎用バス１
１８に対して接続できるというメリットがある。

【０００３】図４のインタフェースモジュール４０３の
一般的な従来の構成例を図５に示す。１０１は全体を統
括するＣＰＵ、１０２はＣＰＵ１０１のメモリ空間上に
展開されたＲＯＭとＲＡＭを含むメモリ及びＩ／Ｏ、１
０３は各部のチップをセレクトするアドレスデコーダ
で、チップセレクト線群１０４が各チップに接続する
（図示せず）。１０５は汎用バス１１８との物理レベル
及び低レベルプロトコルを受け持つプロトコルコントロ
ーラである。５０１は、プロトコルコントローラ１０５
と各メモリとのＤＭＡデータ転送時にアドレス制御線を
制御するＤＭＡコントローラ、５０２は機器本体４０４
側とのデータ転送バッファとなるＦＩＦＯである。これ
らの各部は、アドレスバス１０９，データバス１１０及
び各制御線群を介して接続される。機器本体４０４と
は、アドレスバス１２２と、ＦＩＦＯ５０２のリード／
ライト線１２１と、割込みリクエスト線１２０及びＩ／
Ｏポートへのデータ線１１９とを介して接続される。１
１５はプロトコルコントローラ１０５からの割込みリク
エスト線、５０３はＦＩＦＯ５０２及びＤＭＡコントロ
ーラ５０１への制御線、５０４はＤＭＡリクエストとＤ
ＭＡアクナリッジ線である。

【０００４】以下各部の動作について説明する。汎用バ
ス１１８からデータを出力する場合、プロトコルコント
ローラ１０５を介してＣＰＵ１０１にデータ転送をリク
エストする。ここまでの詳細な手順は汎用バス１１８に
固有のものである。データ転送量が大きい場合、ＣＰＵ
１０１は転送速度を上げるためにＤＭＡ転送を行なう。
プロトコルコントローラ１０５は、データ転送に先立ち
ＤＭＡリクエストを行ない、これは制御線５０４からＤ
ＭＡコントローラ５０１，制御線５０３を介してＣＰＵ
１０１に伝えられる。ＣＰＵ１０１は、その時のマシン
ステートを終了させ、ＤＭＡアクナリッジであることを
制御線５０３からＤＭＡコントローラ５０１，制御線５
０４を介してプロトコルコントローラ１０５に伝えて、
ホルト状態に入る。このときバス制御の主導権はＤＭＡ
コントローラ１０５が持つ。

【０００５】プロトコルコントローラ１０５は、ＤＭＡ
アクナリッジであることを受け取るとデータ転送を開始
し、ＤＭＡコントローラ５０１とハードウエア・ハンド
シェークでデータを転送する。ＤＭＡコントローラ５０
１は、データをプロトコルコントローラ１０５とＦＩＦ
Ｏ５０２あるいはＣＰＵメモリ１０１のメモリ空間上の
ＲＡＭとの間で転送する。どちらと転送するかはその転
送データの性質あるいは量に応じて判断する。一般に、
ＦＩＦＯ５０２は小容量（数Ｋバイト程）であるため、
大量データの高速転送時にはメモリ１０２のＲＡＭ上と
で転送する。これにより汎用バス１１８上の他の機器に
対して、バスを速く明渡すことができる。プロトコルコ
ントローラ１０５はデータ転送が終わると、割込み１１
５をアクティブにして転送終了をＣＰＵ１０１に知ら
せ、所定の終了処理を行ってバス制御の主導権をＤＭＡ
コントローラ５０１からＣＰＵ１０１にもどす。汎用バ
ス１１８からのデータレシーブ時には、ＣＰＵ１０１は
ＲＡＭ上のデータを必要ならば加工し、ＦＩＦＯ５０２
を通じて機器本体４０４へ転送する。

【０００６】５０５はＦＩＦＯ５０２の満配，空（Ｆｕ
ｌｌ，Ｅｍｐｔｙ）を通知する信号線である。ＲＡＭか
らＦＩＦＯへの転送はＤＭＡ転送でもよく、この場合に
は信号線５０５はＤＭＡコントローラ５０１にも接続し
てハードウエア・ハンドシェークを行なう。またこのと
きには、信号線５０５を通じて機器本体４０４でもデー
タの状態を知ることができる。データセンド時には、こ
の逆で、ＦＩＦＯ５０２からプロトコルコントローラ１
０５へ、あるいはＦＩＦＯ５０２からＲＡＭ１０２を介
してプロトコルコントローラ１０５へのいずれかの経路
から選択して、ＤＭＡ転送を行なう。このとき、信号線
５０５をＤＭＡコントローラ５０１へ接続することによ
りＦＩＦＯ５０２中のデータの有無を知ることができ、
これによりハードウエア・ハンドシェークが可能とな
る。

【０００７】以上の説明において、機器本体４０４との
間のデータバッファとしてはＦＩＦＯ５０２を用いた
が、デュアルポートメモリあるいはシエアードメモリ等
の構成としてもよい。

【０００８】

【発明が解決しようとしている課題】前記従来例のイン
タフェースモジュールにおいて、ホストコンピュータと
の間で大量データ転送を行なおうとする時には、以下の
ような問題が生ずる。 （１）プロトコルコントローラ１０５からＦＩＦＯ５０
２へ転送を行なう場合、ＦＩＦＯ５０２のバッファ容量
が小さいため、機器本体の速度が遅いあるいはビジーで
ある期間が長い場合には、転送効率が落ちる。 （２）転送効率が落ちると、汎用バスのパフォーマンス
が低下して他の接続機器に影響を与える。 （３）大量データを連続して転送した場合、データエラ
ーが発生した時には始めから再転送する必要があるため
に時間を要する。 （４）転送をプロトコルコントローラ１０５とＦＩＦＯ
５０２の間にＲＡＭ１０２を介して行なう場合には、デ
ータ送受を一定のブロック単位で行なえば、上記（３）
の再転送はエラー発生ブロックのみで行なえばよく、リ
カバリー時間は減少できる。また、バッファリングを行
なうＲＡＭ容量を大きくすれば、汎用バスの転送効率の
低下を抑えられる。しかし、ＦＩＦＯとＲＡＭ間とＲＡ
Ｍとプロトコルコントローラ間とで２回の転送を行なう
ため、その分スループットが低下する。 （５）上述したＤＭＡ転送時には、ＣＰＵがホルト状態
であるため使用できない。このためＣＰＵの演算能力は
見かけ上低下する。 （６）ＣＰＵが８ビットである場合など、ＲＡＭ上に展
開できるバッファ容量はあまり大きくできない。このた
め、汎用バススループットの増加に対し、バッファ容量
増大による限界がある。

【０００９】本発明は、前記従来の欠点を除去し、ホス
ト装置と周辺機器とのデータ転送効率を大幅にアップす
ると共に、周辺機器内のＣＰＵの使用効率を上げるイン
タフェース装置を提供する。

【００１０】

【課題を解決するための手段】この課題を解決するため
に、本発明のインタフェース装置は、比較的高速なホス
ト装置と比較的低速の周辺機器との間でのデータ転送を
制御するインタフェース装置であって、前記ホスト装置
と接続可能な比較的大容量の第１のバッファ手段と、前
記ホスト装置及び周辺機器と接続可能な比較的小容量の
第２のバッファ手段と、前記第１と第２のバッファ手段
を分離可能であって、前記ホスト装置と周辺機器とのデ
ータ転送容量に基づいて、データ転送経路を選択する転
送経路選択手段とを備える。ここで、前記第２のバッフ
ァ手段はダブルバッファ構成である。

【００１１】又、本発明のインタフェース装置は、外部
との通信手段となる外部バスと、該外部バスの通信プロ
トコルを制御するプロトコルコントローラと、前記外部
バスと機器本体間にある２組のデータバッファと、前記
外部バスとプロトコルコントローラと２組にデータバッ
ファとの制御を行なうＣＰＵと、該ＣＰＵと前記プロト
コルコントローラ及びデータバッファ間でインタフェー
ス制御及びデータバッファ制御を行なうバッファインタ
フェースとを備える。ここで、前記バッファインタフェ
ースは、前記２組のバッファメモリのアドレスカウンタ
と、前記プロトコルコントローラとデータバッファの一
方との間でＤＭＡ転送を行なうＤＭＡ転送手段と、前記
ＤＭＡ転送の転送先を前記２組のデータバッファのいず
れかに切り替えるバッファ切替手段と、前記ＤＭＡ転送
先ではないもう１組のデータバッファの読み出しと書き
込みを行う読出書込手段と、前記読み出しあるいは書き
込み時に、前記データバッファのメモリアドレスをアク
セス毎にカウントするカウント手段と、前記データバッ
ファのメモリアドレスが零となった時に、外部に知らせ
る信号線と、前記プロトコルコントローラ及びデータバ
ッファ側のデータバスとＣＰＵ側のデータバスとを、前
記プロトコルコントローラとデータバッファ間のＤＭＡ
転送時に切り離す分離手段とを備える。

【００１２】更に具体的には、以下の方法により上述の
問題点を解決するものである。 （１）プロトコルコントローラと機器本体との間のデー
タバッファをダブルバッファ構成とすることにより、汎
用バス側データ転送と機器本体側データ転送とを独立に
行なう。このための手段として、プロトコルコントロー
ラとデータバッファ間の転送を行なう専用回路（以下こ
れをバッファインタフェースと称する）を設ける。 （２）バッファインタフェースはプロトコルコントロー
ラ側から見て、ＤＭＡをエミュレートする。 （３）ダブルバッファ構成のデータバッファのアドレス
管理は、バッファインタフェースが行なう。 （４）ＤＭＡエミュレート時、プロトコルコントローラ
とデータバッファ間のデータバスと、ＣＰＵ及びＣＰＵ
空間上のメモリやＩ／Ｏとのデータバスとは、バッファ
インタフェースが切り離す。 （５）ＣＰＵは、バッファインタフェースを介して、Ｉ
／Ｏポートとしてデータバッファ及びプロトコルコント
ローラにアクセスする。 （６）機器本体から見た場合、データバッファはバッフ
ァインタフェースを介して制御される。この時、データ
バッファはＦＩＦＯをエミュレートする。

【００１３】

【実施例】本実施例のインタフェースモジュール４０３
の構成を図１に示す。先に述べた図５と同一の番号のも
のは同様の機能を有する。図５との主な相違は、データ
バッファをダブルバッファ１０７Ａ，１０７Ｂとし、そ
の制御にバッファインタフェース１０６とデータバスス
イッチ１０８とを設けたことである。

【００１４】従来例との相違を中心に各部について説明
する。１１１はデータバスで、バッファインタフェース
１０６によりＣＰＵ側のデータバス１１０と切り離し可
能である。データバッファは１０７Ａ，１０７Ｂで、各
々がプロトコルコントローラ１０５側あるいは機器本体
４０４側のいずれかに接続される。１１２Ａ，１１２Ｂ
はアドレスバス、１１３Ａ，１１３Ｂはリード／ライト
制御線、１１４Ａ，１１４Ｂはデータバスである。Ａ
側，Ｂ側のどちらが、プロトコルコントローラ１０５側
になるか、機器本体４０４側となるかは、バッファイン
タフェース１０６内部及びデータバススイッチ１０８の
切り替えで制御する。

【００１５】ＣＰＵ１０１からデータバッファ１０７Ａ
あるいは１０７Ｂ及びプロトコルコントローラ１０５へ
のアクセスは、制御線１１６から一度バッファインタフ
ェース１０６を介して、制御線１１７あるいは１１３
Ａ，１１３Ｂを通じて行なう。機器本体４０４側からデ
ータバッファ１０７Ａあるいは１０７Ｂへのアクセス
は、制御線１２１から一度バッファインタフェース１０
６を介して行なう。

【００１６】図１のバッファインタフェース１０６の構
成を図２に示す。２０１はプロトコルコントローラ１０
５から見てＤＭＡ動作をエミュレートする際、予め決め
られた動作手順の波形を生成するＤＭＡシーケンサ、２
０２は各部チップやレジスタをアクセスする時にその対
象に適合した波形を発生し、アドレス１０９あるいはＤ
ＭＡエミュレート時か否かに応じてアクセス対象を制御
するデータアクセスコントローラ、２０３はプロトコル
コントローラ１０５及び機器本体４０４と、データバッ
ファのアドレスカウンタ２０４Ａ，２０４Ｂとの接続の
組み合わせを切り替えるバッファセレクトスイッチ、２
０４Ａ，２０４Ｂはデータバッファのためのアドレスカ
ウンタである。

【００１７】バッファセレクトスイッチ２０３は、制御
線１２４に応じてバッファの接続の組み合わせを切り替
える。この制御線１２４は、データバススイッチ１０８
にも接続され、データバッファのデータバス接続を切り
替える。制御線１２４は、ファンクションレジスタ２０
７の特定ビットをＣＰＵ１０１がアクセスして書き替え
ることにより制御される。データアクセスコントローラ
２０２はアドレスバス１０９及びＤＭＡエミュレート動
作を指示する制御線１２３に応じて、各レジスタ及びチ
ップのリード／ライト制御線１１７ｂ，２０９，２１０
を制御する。

【００１８】制御線２１１は、ＤＭＡエミュレート時の
データセンド及びレシーブの識別信号で、ファンクショ
ンレジスタ２０７の特定ビットが対応する。信号線１２
３は、プロトコルコントローラ１０５から見て、バッフ
ァインタフェース１０６がＤＭＡデータ転送をエミュレ
ートすることをＣＰＵ１０１が指示する信号で、Ｉ／Ｏ
ポート１０２を介して接続される。この信号線１２３が
アクティブ（ＤＭＡエミュレート）時には、スイッチ２
０８でデータバス１１０をデータバス１１１と切り離
し、データアクセスコントローラ２０２及びＤＭＡシー
ケンサ２０１をＤＭＡエミュレートするように動作させ
る。

【００１９】２０５Ａ，２０５Ｂはバッファセレクトス
イッチ２０３で切り替えられるデータバス、２０６Ａ，
２０６Ｂはリード／ライト，カウント信号線及びカウン
タ＝０を示すデータエンド信号線である。データバッフ
ァ１０７Ａ，１０７Ｂのアクセスは、１ワード毎にアド
レスカウンタ２０４Ａ，２０４Ｂをカウントすることに
より行なわれる。ＣＰＵ１０１が予めアドレスカウンタ
にデータワード数をセットすることにより、カウンタ＝
０の時にデータエンドであることを外部に示すことがで
きる。

【００２０】プロトコルコントローラ１０５とデータバ
ッファ１０７Ａあるいは１０７Ｂとのデータには２種類
の方法がある。１つはＣＰＵ１０１がプロトコルコント
ローラ１０５内に転送されたデータを読み出し、次にデ
ータバッファ１０７Ａ，１０７Ｂに書き込む、あるいは
この逆方向に行なうプログラムＩ／Ｏ方式である。この
場合は、プロトコルコントローラ１０５とデータバッフ
ァ１０７Ａあるいは１０７Ｂとは、異なるＩ／Ｏポート
としてＣＰＵ１０１に認識される。データバッファ１０
７Ａ，１０７Ｂのアドレスはバッファインタフェース１
０６で管理され、ＣＰＵ１０１からは考慮しなくてよ
い。

【００２１】もう１つは、プロトコルコントローラ１０
５から見て、バッファインタフェース１０６がＤＭＡを
エミュレートする方法である。プロトコルコントローラ
１０５はＤＭＡ転送時、ＤＭＡリクエストを制御線１１
７からバッファインタフェース１０６，制御線１１６の
経緯でＣＰＵ１０１に伝える。ＣＰＵ１０１はＩ／Ｏポ
ート１０２を介した制御線１２３で、バッファインタフ
ェース１０６によりデータバス１１０とデータバス１１
１とを切り離す。これにより、バッファインタフェース
１０６は、プロトコルコントローラ１０５から見て、Ｄ
ＭＡをエミュレートする動作を開始する。データバッフ
ァアドレスは１ワードのリード／ライト毎にカウントさ
れてゆく。ＤＭＡ終了時は、プロトコルコントローラ１
０６が信号線１１５を介して割込みを発生し、ＣＰＵ１
０１は後処理を行なう。データ転送の方向は、ＣＰＵ１
０１がバッファインタフェース１０６のモードを切り替
えることにより行なう（信号線２１１）。

【００２２】汎用バス１１８から機器本体４０４へのデ
ータレシーブ時は、上述のように、プロトコルコントロ
ーラ１０５からデータバッファ１０７Ａ，１０７Ｂへデ
ータ転送後、機器本体４０４との信号線１１９を通じて
ビジーでないことを確認し、データバッファアドレスに
データワード数をセットしてデータバッファを切り替
え、制御線１１９を通じてデータレディであることを機
器本体４０４に伝える。機器本体４０４は、データレデ
ィであることを検知すると、制御線１１９を通じてビジ
ー状態に入ったことを知らせ、制御線１２１を操作し
て、データをデータバッファ１０７Ａあるいは１０７Ｂ
からデータバス１２２を通じて読み出す。データバッフ
ァアドレスカウンタ２０４Ａ，２０４Ｂには予め転送ワ
ード数をセットし、０となった時にデータエンドである
ことを制御線１２１を通じて機器本体４０４に伝える。
機器本体４０４はデータエンドである時にはデータ読み
出しを停止し、ビジーでないことを制御線１１９で伝達
する。

【００２３】機器本体４０４から汎用バス１１８へのデ
ータセンド時は、ＣＰＵ１０１は、まず、センドデータ
のワード数を含んだデータ要求コードを汎用バス１１８
側のデータバッファ１０７Ａあるいは１０７Ｂに書き込
み、データワード数をバッファインタフェース１０６内
のアドレスカウンタ２０４Ａあるいは２０４Ｂにセット
する。次に、信号線１１９を通じて機器本体４０４側が
ビジーでないことを確認し、バッファを切り替える。機
器本体４０４は、データ要求コードを解読して要求デー
タをバッファに書き込み、完了を信号線１１９あるいは
割込み線１２０でＣＰＵ１０１に知らせる。ＣＰＵ１０
１はそれに応じてバッファを切り替え、再びデータワー
ド数をアドレスカウンタ２０４Ａあるいは２０４Ｂにセ
ットする。

【００２４】データバッファ１０７Ａあるいは１０７Ｂ
からプロトコルコントローラ１０５への転送は、上述の
プログラムＩ／ＯあるいはＤＭＡエミュレート転送で行
なう。ＤＭＡエミュレート転送では、プロトコルコント
ローラ１０５及びバッファインタフェース１０６のファ
ンクションレジスタ２０７にＤＭＡデータセンドである
ことをセットし、信号線１２３をアクティブにして、デ
ータバッファ１０７Ａあるいは１０７Ｂからプロトコル
コントローラ１０５へＤＭＡエミュレートデータ転送を
行なう。データ転送終了時、プロトコルコントローラ１
０５は割込み線１１５をアクティブにして割込みを行な
い、ＣＰＵ１０１は必要に応じて後処理行なう。プログ
ラムＩ／Ｏ転送では、転送ワード数はＣＰＵ１０１がカ
ウントしても良い。

【００２５】機器本体４０４ではなく、汎用バス１１８
からインタフェースモジュール４０３内へのデータレシ
ーブ時は、上述のように、ＤＭＡエミュレートあるいは
プログラムＩ／Ｏ転送を行なうが、転送終了後バッファ
切り替えを行なわず、データバッファからデータを読み
出す。インタフェースモジュール４０３から汎用バス１
１８へのデータセンド時は、この逆で、プロトコルコン
トローラ１０５側に接続されたバッファにデータを書き
込み、次にＤＭＡエミュレートあるいはプログラムＩ／
Ｏ転送で、データバッファからプロトコルコントローラ
１０５を通じて汎用バス１１８にデータを送出する。

【００２６】上述のプロトコルコントローラ１０５とデ
ータバッファ１０７Ａあるいは１０７Ｂ間のデータ転送
は、データバッファ１０７Ａあるいは１０７Ｂの容量あ
るいはそれ以下のデータ量を単位として行なう。大量デ
ータ転送時においてエラーが発生した場合には、この転
送容量分を再送する。これにより、データ全体を再送す
る場合よりもリカバリー時間を短縮できる。また、ＤＭ
Ａエミュレート転送の終了をＣＰＵ１０１への割込みで
検出する場合を述べたが、必要に応じてポーリングある
いはウオッチドッグタイマ割込みで構成しても良い。

【００２７】図３は本実施例のヴアリエーションの１つ
で、ＣＰＵブロック３０１に対し各種インタフェースブ
ロック３０２〜３０４を接続したものである。ＣＰＵブ
ロック３０１は、図１のバッファインタフェース１０６
より上の部分で、インタフェースブロック３０２〜３０
４は、上述のバッファインタフェース１０６とデータバ
ッファ１０７とを含んだインタフェース機能ブロックで
ある。

【００２８】上述したように、プロトコルコントローラ
とデータバッファ間のデータ転送時には、データバス１
１１をＣＰＵ１０１と切り離すため、ＣＰＵ１０１をホ
ルト状態にしなくて良いため、ＣＰＵ１０１の使用効率
を高くすることが可能となり、またＣＰＵ１０１から見
てインタフェースブロック３０２〜３０４は単純なＩ／
Ｏポートとなるため、図３のように、１つのＣＰＵブロ
ック３０１に対し複数のインタフェースブロック３０２
〜３０４を管理する様な構成を容易に作ることができ
る。またこのブロックはインタフェース機能に限られる
ものではない。

【００２９】尚、本発明は、複数の機器から構成される
システムに適用しても１つの機器から成る装置に適用し
ても良い。また、本発明は、システム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることはいうまでもない。

【００３０】

【発明の効果】本発明により、ホスト装置と周辺機器と
のデータ転送効率を大幅にアップすると共に、周辺機器
内のＣＰＵの使用効率を上げるインタフェース装置を提
供できる。 （１）データバッファサイズがＣＰＵメモリ空間の大き
さに無関係に設定できる。これにより、８ビットＣＰＵ
などを使用した場合でも大きなバッファサイズを使用で
き、転送効率を上げることができる。

【００３１】（２）ＣＰＵから見て、プロトコルコント
ローラやデータバッファはＩ／Ｏポートとして見え、ア
ドレス管理が不要となる。このため、設計の自由度が大
きくモジュール化が容易となる。 （３）機器本体４０４側から見てデータバッファはＦＩ
ＦＯに見えるため、アドレス管理が不要となる。

【００３２】（４）プロトコルコントローラとデータバ
ッファ間のＤＭＡ転送時、ＣＰＵをホルト状態にしなく
ても良い。このため、時間あたりのＣＰＵ使用効率が上
がり、他のＩ／Ｏ制御や演算が可能となる。

【図面の簡単な説明】

【図１】本実施例のインタフェースモジュールの構成を
示す図である。

【図２】本実施例のバッファインタフェースの構成例を
示す図である。

【図３】本実施例を使用した他の構成例を示す図であ
る。

【図４】一般的なホストコンピュータと周辺機器との接
続例を示す図である。

【図５】従来例のインタフェースモジュールの構成を示
す図である。

【符号の説明】

１０１ ＣＰＵ １０２ ＣＰＵのＲＯＭ，ＲＡＭ及びＩ／Ｏポート ２１０，１０３ アドレスデコーダ １０５ プロトコルコントローラ １０６ バッファインタフェース １０７ データバッファ １０８ データバススイッチ １０９ アドレスバス １１０，１１１ データバス １１８ 汎用バス １１９ 機器本体と４０４とのＩ／Ｏポート １２１ 機器本体４０４からのリードライト制御線 １２２ 機器本体４０４とのデータバス ２０１ ＤＭＡシークエンサ ２０２ データアクセスコントローラ ２０３ バッファセレクトスイッチ ２０４ データバッファのアドレス ２０５ データバス ２０６ アドレスカウンタへのリード／ライト、カウン
ト制御線 ２０７ ファンクションレジスタ ２０８ データバススイッチ ２０９，２１０ リード／ライト制御線 ３０１ ＣＰＵブロック ３０２〜３０４ インタフェースモジュール ４０１ ホストコンピューター ４０２ 周辺機器 ４０３ インタフェースモジュール ４０４ 機器本体 ５０１ ＤＭＡコントローラ ５０２ データバッファ（ＦＩＦＯ） ５０４，５０５ リード／ライト制御線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 比較的高速なホスト装置と比較的低速の
   周辺機器との間でのデータ転送を制御するインタフェー
   ス装置であって、 前記ホスト装置と接続可能な比較的大容量の第１のバッ
   ファ手段と、 前記ホスト装置及び周辺機器と接続可能な比較的小容量
   の第２のバッファ手段と、 前記第１と第２のバッファ手段を分離可能であって、前
   記ホスト装置と周辺機器とのデータ転送容量に基づい
   て、データ転送経路を選択する転送経路選択手段とを備
   えることを特徴とするインタフェース装置。
2. 【請求項２】 前記第２のバッファ手段はダブルバッフ
   ァ構成であることを特徴とする請求項１記載のインタフ
   ェース装置。
3. 【請求項３】 外部との通信手段となる外部バスと、 該外部バスの通信プロトコルを制御するプロトコルコン
   トローラと、 前記外部バスと機器本体間にある２組のデータバッファ
   と、 前記外部バスとプロトコルコントローラと２組のデータ
   バッファとの制御を行うＣＰＵと、 該ＣＰＵと前記プロトコルコントローラ及びデータバッ
   ファ間でインタフェース制御及びデータバッファ制御を
   行うバッファインタフェースとを備えることを特徴とす
   るインタフェース装置。
4. 【請求項４】 前記バッファインタフェースは、 前記２組のバッファメモリのアドレスカウンタと、 前記プロトコルコントローラとデータバッファの一方と
   の間でＤＭＡ転送を行うＤＭＡ転送手段と、 前記ＤＭＡ転送の転送先を前記２組のデータバッファの
   いずれかに切り替えるバッファ切り替え手段と、 前記ＤＭＡ転送先ではないもう１組のデータバッファの
   読み出しと書き込みを行う読出書込手段と、 前記読み出しあるいは書き込み時に、前記データバッフ
   ァのメモリアドレスをアクセス毎にカウントするカウン
   ト手段と、 前記データバッファのメモリアドレスが零となった時
   に、外部に知らせる信号線と、 前記プロトコルコントローラ及びデータバッファ側のデ
   ータバスとＣＰＵ側のデータバスとを、前記プロトコル
   コントローラとデータバッファ間のＤＭＡ転送時に切り
   離す分離手段とを備えることを特徴とする請求項３記載
   のインタフェース装置。