JPH07121940A - デジタル再生制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 テープフォーマット上のインターフレーム・
ギャップ（ＩＦＧ）を挟むブロック周期区間の速度誤差
量を無効にして前ブロックの速度誤差量に保持してテー
プ速度を制御することを目的とする。 【構成】 アドレス多数決処理手段６は、評価トラック
に対する他トラックとのアドレス一致数が所定数以上の
とき、評価トラックのブロックを有効と判定する。代表
ブロックアドレス生成手段７は、最初に有効と判定した
評価トラックのブロックアドレスをブロック周期信号に
よって格納する。フラグ生成手段８は、代表ブロックア
ドレス値がフレームの最終アドレス値と判定した場合、
無効フラグを出力する。速度誤差検出手段９は、フラグ
生成手段８の無効フラグが有効のときブロック周期信号
でブロック間の周期を求め、目標ブロック周期との速度
誤差量を出力し、無効のときは前ブロックの速度誤差量
を保持して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、磁気テープの長手方向
に複数のトラックで記録されたテープフォーマットから
音声等を再生するデジタル再生に最適なテープ速度を制
御するデジタル再生制御装置を提供する。

【０００２】

【従来の技術】以下に、従来のデジタル再生制御装置に
ついて説明する。

【０００３】図５は従来例におけるデジタル再生制御装
置のブロック図である。図５において、１は磁気テー
プ、２はピンチローラ、３はキャプスタン、４は磁気ヘ
ッド、５は磁気ヘッド４からの再生データ３０を入力と
し、直列型デジタルデータをトラック毎に直並列変換し
たのち１０−８変換し、各トラックのブロックアドレス
のうち特定トラックのブロックアドレス３８と特定トラ
ックのブロック周期３９を出力する復調回路、９はブロ
ック周期信号３９の周期より十分高いクロックで計測
し、目標周期との差を求め、速度誤差量３５として出力
する速度誤差検出手段、１０は基準ブロックアドレスと
ブロックアドレス３８との位相差を検出する位相誤差検
出回路、１１は位相誤差検出回路１０で検出された位相
誤差量に位相ゲインを乗じる位相ゲイン乗算回路、１２
は速度誤差検出手段９で検出された速度誤差量にゲイン
を乗じる速度ゲイン乗算回路、１３は位相ゲイン乗算回
路１１の出力信号と速度ゲイン乗算回路１２の出力信号
を加算する加算器、１４はＤ／Ａ変換回路、１５はキャ
プスタン３の回転速度が目標速度になるようにキャプス
タンモータ１６を駆動する駆動回路、１６は駆動回路１
５によってキャプスタン３を回転させるキャプスタンモ
ータである。

【０００４】次に、図６，図７について説明する。図６
は磁気テープ上の記録フォーマットで、説明を簡単にす
るため片側を再生している場合はトラック数が３トラッ
クに限定した場合を示す。

【０００５】再生方向１にテープが進行中はＡグループ
が再生され、再生方向２にテープが進行中はＢグループ
が再生される。Ａ，Ｂグループそれぞれ３トラックの音
声デジタルトラックで、ひとつのテープトラックは１ブ
ロック（５１ワード）×３２ブロックを１テープフレー
ムとして構成されており、ブロックアドレス値は、先頭
ブロックアドレス０から最終ブロックアドレス３１、そ
してインターフレーム・ギャップ（以後、ＩＦＧとす
る。）を挟んで次のテープフレームの先頭ブロックアド
レス０となるように、付加されている。

【０００６】すなわち、ひとつのトラックのテープフレ
ーム間には、ＩＦＧが挿入される。ＩＦＧの目的は、デ
ジタル入力等で音声の入力サンプリング周波数にジッタ
が存在する場合、テープ記録処理を適応させるため可変
長になっている。

【０００７】その長さは標準で６４チャンネルビットで
あり、サンプリング周波数がずれるため変化する。

【０００８】サンプリング周波数のずれ量の上下限値
は、本フォーマットの場合、±０．２％の範囲内に決め
られているので、ＩＦＧは６４チャンネルビットをセン
ター値として３２〜９６チャンネルビットの間で変化
し、テープに記録される。

【０００９】図７は１テープブロックのデータフォーマ
ットを示す。１ワードを１０ビット幅として、ブロック
の先頭を示す同期信号Ｓと、そのブロックのフレームア
ドレスとブロックアドレスを示すＨＤ１とＨＤ２（ＨＤ
１データとＨＤ２データは同一データ）の３ワードのヘ
ッダーデータとＤ０〜Ｄ４７のＰＣＭデータの合計｛５
１ワード×１０ビット｝を１テープブロックとして構成
されている。

【００１０】以上のように構成された従来のデジタル再
生制御装置について、以下その動作を説明する。

【００１１】再生時において、駆動回路１５、キャプス
タンモータ１６、キャプスタン３、ピンチローラ２から
なる速度制御ループで駆動回路１５に目標速度とキャプ
スタン回転速度の誤差量をフィードバックし、磁気テー
プ１を復調回路５で安定して再生できるように走行させ
る。

【００１２】いま、図６の磁気テープ上の記録フォーマ
ットでＡグループを再生方向１で再生しているとき、復
調回路５で再生されたＴＡ０，ＴＡ１，ＴＡ２の各ブロ
ックアドレスのうち、特定トラックのブロックアドレス
３８とブロック周期信号３９を出力する。

【００１３】速度誤差検出手段９は、図８に示すよう
に、ブロック周期に比べて高い基準クロック３６でカウ
ントして得られた基準カウンタ１００の出力と目標ブロ
ック周期値３７の差分をブロック周期信号３９でラッチ
し、その出力を速度誤差量３５として速度ゲイン乗算回
路１２へ出力する。

【００１４】速度ゲイン乗算回路１２では、速度誤差量
３５に所定のゲインを乗じ、加算器１３へ入力する。

【００１５】次に、再生時の位相制御は、基準カウンタ
で発生した基準アドレスと再生された代表ブロックアド
レス３８との位相誤差量を位相誤差検出回路１０で求
め、その出力に位相ゲイン乗算回路１１で所定の位相ゲ
インを乗じ、加算器１３に入力する。

【００１６】速度ゲイン乗算回路１２の出力と位相ゲイ
ン乗算回路１１の出力を加算器１３で加算した出力をＤ
／Ａ変換回路１４を介して駆動回路１５に入力する。

【００１７】駆動回路１５は、Ｄ／Ａ変換回路１４の出
力をもとに、キャプスタン３の回転速度が目標速度にな
るようにフィードバックをかけて、キャプスタンモータ
１６を駆動するので、テープ速度を目標速度になるよう
に制御していた。

【００１８】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ＩＦＧ区間を挟むブロック周期は、ＩＦ
Ｇ長が９６チャンネルビットの場合、１テープブロック
が５１０チャンネルビット（５１ワード×１０ビット）
とすると、ＩＦＧを含まない正しいブロック周期に比
べ、速度誤差量は｛９６チャンネルビット÷５１０チャ
ンネルビット）となり、１８．８％の速度誤差エラーを
速度ゲイン乗算回路に出力するため、誤った速度誤差量
でテープ速度を制御することになる。

【００１９】本発明は、上記従来の問題点を解決するも
ので、特定のトラックのブロックアドレスを用いること
なく、信頼性の高い代表ブロックアドレスを用いてＩＦ
Ｇ区間を検出し、テープフォーマット上のＩＦＧを挟む
ブロック周期区間の速度誤差量を無効にして、前ブロッ
クの速度誤差量に保持することを目的とする。

【００２０】また本発明は、逆方向再生のときでも、信
頼性の高い代表ブロックアドレスを用いてＩＦＧ区間を
検出し、テープフォーマット上のＩＦＧを挟むブロック
周期区間の速度誤差量を無効にして、前ブロックの速度
誤差量に保持することを目的とする。

【００２１】

【課題を解決するための手段】この目的を達成するた
め、本発明のデジタル再生制御装置は、直列型デジタル
データから復調したトラック毎のブロックアドレスをも
とに、評価トラックに対する他トラックとのアドレス一
致数が所定数以上のとき、評価トラックのブロックを有
効と判定するアドレス多数決処理手段と、時間軸上で最
初に有効と判定した評価トラックのブロックアドレスを
ブロック周期信号によって、格納する代表ブロックアド
レス生成手段と、代表ブロックアドレス値が、テープフ
レームの最終アドレス値と判定した場合、無効フラグを
出力するフラグ生成手段と、フラグ生成手段の無効フラ
グが有効のとき、ブロック周期信号でブロック間の周期
を求め、目標ブロック周期との速度誤差量を出力し、無
効のときは、前ブロックの速度誤差量を保持して出力す
る速度誤差検出手段とを備えたものである。

【００２２】また、本発明のデジタル再生制御装置は、
代表ブロックアドレス値の（最先頭ブロックアドレス＋
１）を検出して、逆方向再生でのＩＦＧを挟むブロック
間を判定するフラグ生成手段を備えたものである。

【００２３】

【作用】本発明は上記した構成により、信頼性の高い代
表ブロックアドレスから、テープフレームの最終ブロッ
クアドレス（'ｄ３１）を検出し、フレーム間を挟むＩ
ＦＧ区間を判定して、ＩＦＧ区間の速度誤差量を無効に
し、前ブロックの速度誤差量に保持することができる。

【００２４】また、本発明は上記した構成により、逆方
向再生時にテープフレームの（最先頭ブロックアドレス
＋１）を検出して、フレーム間を挟むＩＦＧ区間を判定
して、ＩＦＧ区間の速度誤差量を無効にし、前ブロック
の速度誤差量に保持することができる。

【００２５】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００２６】図１は本発明の一実施例におけるデジタル
再生制御装置のブロック図を示す。図１において、１は
磁気テープ、２はピンチローラ、３はキャプスタン、４
は磁気ヘッド、５は磁気ヘッド４からの再生データ３０
を入力とし、直列型デジタルデータをトラック単位で直
並列変換したのち１０−８変換して、トラック毎にブロ
ックアドレスを格納する復調回路、６は復調回路５で得
られた各トラックのブロックアドレスをもとに多数決処
理を行うアドレス多数決処理手段、７はアドレス多数決
処理手段６によって、時間軸上で最初に有効と判定した
評価トラックのブロックアドレスをブロック周期信号３
２によって格納する代表ブロックアドレス生成手段、８
は代表ブロックアドレス生成手段７からの代表ブロック
アドレス値によって、フレームの最終ブロックアドレス
を検出して、ＩＦＧを挟むブロック間と判定し、無効フ
ラグを出力するフラグ生成手段、９はフラグ生成手段８
の無効フラグが有効のときには、ブロック周期信号３２
の周期を十分高いクロックで計測してブロック周期を求
めて、目標ブロック周期との速度誤差量を出力し、無効
のときは、前のブロックの速度誤差量を保持して出力す
る速度誤差検出手段、１０は基準ブロックアドレスと代
表ブロックアドレスとの位相差を検出する位相誤差検出
回路、１１は位相誤差検出回路１０で検出された位相誤
差を駆動回路１５にフィードバックするためのゲインを
乗じる位相ゲイン乗算回路、１２は速度誤差検出手段９
で検出された速度誤差を駆動回路１５にフィードバック
するためのゲインを乗じる速度ゲイン乗算回路、１３は
位相ゲイン乗算回路１１の出力信号と速度ゲイン乗算回
路１２の出力信号を加算する加算器、１４はＤ／Ａ変換
回路、１５はキャプスタン３の回転速度が目標速度にな
るようにキャプスタンモータ１６を駆動する駆動回路、
１６は駆動回路１５によってキャプスタン３を回転させ
るキャプスタンモータである。

【００２７】以上のように構成された本発明のデジタル
再生制御装置について、以下その動作を説明する。

【００２８】従来例と同様に再生時において、駆動回路
１５、キャプスタンモータ１６、キャプスタン３、ピン
チローラ２からなる速度制御ループで駆動回路１５に目
標速度とキャプスタン回転速度の誤差量をフィードバッ
クし、磁気テープ１を復調回路５で安定して再生できる
ように走行させる。

【００２９】いま、図６の磁気テープ上の記録フォーマ
ットでＡグループを再生方向１で再生しているとき、復
調回路５で再生されたＴＡ０，ＴＡ１，ＴＡ２の各ブロ
ックアドレスをもとに、アドレス多数決処理手段６によ
り、ＴＡ０を時間軸上で最初の評価トラックとした場
合、ＴＡ０のブロックアドレスに対する他トラックＴＡ
１，ＴＡ２とのブロックアドレス一致数が２以上のと
き、評価トラックＴＡ０のブロックアドレスを有効と判
定する信号を出力する。

【００３０】代表ブロックアドレス生成手段７は、アド
レス多数決処理手段６で最初に有効と判定したＴＡ０の
トラックのブロック周期信号３２のみを発生させ、ブロ
ック周期信号３２で、ＴＡ０のトラックのブロックアド
レスを代表ブロックアドレスとして格納する。

【００３１】フラグ生成手段８は代表ブロックアドレス
生成手段７から得られた信頼性の高い代表ブロックアド
レス値によって、フレームの最終ブロックアドレス 'ｄ
３１を検出して、ＩＦＧを挟むブロック間と判定し、無
効フラグを出力する。

【００３２】速度誤差検出手段９は、図２に示すよう
に、ブロック周期に比べて高い基準クロック３６でカウ
ントして得られた基準カウンタ１００の出力と目標ブロ
ック周期値３７の差分出力をラッチ回路１０２にラッチ
するかどうかを、フラグ生成手段８で得られたＩＦＧを
挟むブロック間と判定した無効フラグによって、ブロッ
ク周期信号３２を制御しているので、代表ブロックアド
レス値がフレームの最終ブロックアドレス 'ｄ３１のと
きは、ＩＦＧを挟むブロック周期の速度誤差量をラッチ
回路１０２にラッチせず、既にラッチされていた前ブロ
ックの速度誤差量を保持することができる。

【００３３】図３は、前ブロックの速度誤差量を保持す
る正方向再生の無効フラグ生成タイミングを示してい
る。

【００３４】図３において、ブロックアドレスは、ＴＡ
０トラック再生データを復調回路５で復調したブロック
アドレスである。ＴＡ１，ＴＡ２の各ブロックアドレス
も同様にして復調され、アドレス多数決処理手段６で評
価トラックＴＡ０に対するＴＡ１，ＴＡ２とのアドレス
一致数が２以上のとき評価トラックのブロック周期信号
３２のみを発生し、ブロック周期を計測する。

【００３５】同時に、代表ブロックアドレス生成手段７
でブロック周期信号３２によって、評価トラックのブロ
ックアドレスを代表ブロックアドレスとして格納する。

【００３６】代表ブロックアドレスのうちテープフレー
ムの最終ブロックアドレス 'ｄ３１をフラグ生成手段８
で検出し、１ブロック遅延させた無効フラグを出力する
ことでＩＦＧを挟むブロック周期の計測結果を無効に
し、速度誤差量３５を前ブロック 'ｄ３０の速度誤差量
に保持する。

【００３７】以後の制御手順は従来例と同様に行われ、
速度誤差量３５に所定のゲインを乗じた速度ゲイン乗算
回路１２の出力と位相誤差量に所定のゲインを乗じた位
相ゲイン乗算回路１１の出力を加算器１３で加算した出
力をＤ／Ａ変換回路１４を介して駆動回路１５に入力す
る。

【００３８】駆動回路１５は、Ｄ／Ａ変換回路１４の出
力をもとに、キャプスタン３の回転速度が目標速度にな
るようにフィードバックをかけて、キャプスタンモータ
１６を駆動するので、テープ速度を目標速度になるよう
に制御が可能である。

【００３９】以上のように本発明の実施例によれば、複
数のトラックで構成されたデジタル信号を復調回路で再
生した各トラックのブロックアドレスから多数決処理に
よって得られた評価トラックのブロックアドレスを代表
ブロックアドレスとしているので信頼性が高く、この代
表ブロックアドレス値のうち、フレームの最終アドレス
を検出することで、ＩＦＧを挟む区間の検出が正確に行
えるので、速度誤差検出手段でＩＦＧ区間の速度誤差量
は出力されることはなく、前ブロックの有効な速度誤差
量を保持することが可能となる。

【００４０】次に、本発明の他の実施例について、図面
を参照しながら説明する。本発明はフラグ生成手段８を
逆再生方向で代表ブロックアドレス値の（最先頭ブロッ
クアドレス＋１）を検出し、無効フラグを生成して逆方
向再生でのＩＦＧを挟むブロック間を判定するようにし
たものである。

【００４１】図６において、逆方向再生時にはＡグルー
プを逆方向再生１の方向に再生する。したがって、ブロ
ックアドレス値の復調順は、最終ブロックアドレス３
１，３０，・・・、そして先頭ブロックアドレス０のあ
と、ＩＦＧを挟んで次のテープフレームの最終ブロック
アドレス３１，３０を再生することになる。

【００４２】図４は、前ブロックの速度誤差量を保持す
る逆方向再生の無効フラグ生成タイミングを示してい
る。

【００４３】図４において、ブロックアドレスは、ＴＡ
０トラック再生データを復調回路５で復調したブロック
アドレスである。ブロックアドレス値の再生順は正方向
再生の場合と異なり、ブロックアドレス３０，３１，
０，１の順で再生される。

【００４４】ＴＡ１，ＴＡ２の各ブロックアドレスも同
様にして復調され、アドレス多数決処理手段６で評価ト
ラックＴＡ０に対するＴＡ１，ＴＡ２とのアドレス一致
数が２以上のとき評価トラックのブロック周期信号３２
のみを発生し、ブロック周期を計測する。

【００４５】同時に、代表ブロックアドレス生成手段７
でブロック周期信号３２によって、評価トラックのブロ
ックアドレスを代表ブロックアドレスとして格納する。

【００４６】代表ブロックアドレスのうちテープフレー
ムの先頭ブロックアドレス 'ｄ０に＋１したアドレス
値、すなわち 'ｄ０をフラグ生成手段８で検出し、１ブ
ロック遅延させた無効フラグを出力することでＩＦＧを
挟むブロック周期の計測結果を無効にし、速度誤差量３
５を前ブロック 'ｄ２の速度誤差量に保持することがで
きる。

【００４７】

【発明の効果】以上のように本発明によれば、復調回路
で再生された各トラックのブロックアドレスから、多数
決処理によって得られた信頼性の高い代表ブロックアド
レス値のうちテープフレームの最終ブロックアドレスを
検出して無効フラグとすることで、ＩＦＧを挟むブロッ
ク周期の速度誤差量を無効にして、前ブロックの有効な
速度誤差量に保持するようにしたので誤った速度誤差量
でテープ速度を制御することを防止することができ、精
度の高いテープ速度の制御が可能となる。

【００４８】また、逆方向再生時には、フラグ生成手段
で多数決処理によって得られた信頼性の高い代表ブロッ
クアドレス値のうちテープフレームの先頭ブロックアド
レス値＋１を検出して無効フラグとすることで、ＩＦＧ
を挟むブロック周期の速度誤差量を無効にして、前ブロ
ックの有効な速度誤差量に保持するようにしたので逆方
向再生時でも誤った速度誤差量でテープ速度を制御する
ことを防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるデジタル再生制御装
置の構成を示すブロック図

【図２】同実施例における速度誤差検出手段の内部構成
を示すブロック図

【図３】同実施例における正方向再生の無効フラグ生成
タイミング図

【図４】本発明の他の実施例における逆方向再生の無効
フラグ生成タイミング図

【図５】従来例におけるデジタル再生制御装置の構成を
示すブロック図

【図６】磁気テープ上の記録フォーマットを示す図

【図７】１テープブロックのデータフォーマットを示す
図

【図８】従来例における速度誤差検出手段の内部構成を
示すブロック図

【符号の説明】

６ アドレス多数決処理手段 ７ 代表ブロックアドレス生成手段 ８ フラグ生成手段 ９ 速度誤差検出手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 等間隔なブロック周期毎に、同期信号と
   アドレスが付加された直列型デジタルデータを１トラッ
   クとして、複数トラックで構成されたデジタル信号を記
   録した磁気テープの再生時に、復調データから得られた
   速度誤差量と位相誤差量にそれぞれ所定の定数を乗算し
   たあと加算してキャプスタンモータを所定内の速度に制
   御する磁気テープ再生制御装置であって、 前記直列型デジタルデータを復調して得られたトラック
   毎のブロックアドレスをもとに、評価トラックに対する
   他トラックとのアドレス一致数が所定数以上のとき、評
   価トラックのブロックアドレスを有効と判定するアドレ
   ス多数決処理手段と、 前記アドレス多数決処理手段によって、時間軸上で最初
   に有効と判定した評価トラックのブロックアドレスを、
   ブロック周期信号によって格納する代表ブロックアドレ
   ス生成手段と、 前記代表ブロックアドレス値によって、フレームの最終
   ブロックアドレスを検出して、インターフレーム・ギャ
   ップを挟むブロック間と判定し、無効フラグを出力する
   フラグ生成手段と、 前記フラグ生成手段の無効フラグが有効のときには、前
   記ブロック周期信号でブロック周期を求めて、目標ブロ
   ック周期との速度誤差量を出力し、無効のときは、前の
   ブロックの速度誤差量を保持して出力する速度誤差検出
   手段とを備えたデジタル再生制御装置。
2. 【請求項２】 フラグ生成手段は、代表ブロックアドレ
   ス値によって、フレームの（最先頭ブロックアドレス＋
   １）を検出して、逆方向再生でのインターフレーム・ギ
   ャップを挟むブロック間を判定する請求項１記載のデジ
   タル再生制御装置。