JPH0712176B2 - 周波数変調器 - Google Patents
周波数変調器Info
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- JPH0712176B2 JPH0712176B2 JP39386A JP39386A JPH0712176B2 JP H0712176 B2 JPH0712176 B2 JP H0712176B2 JP 39386 A JP39386 A JP 39386A JP 39386 A JP39386 A JP 39386A JP H0712176 B2 JPH0712176 B2 JP H0712176B2
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- JP
- Japan
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- frequency
- information
- phase
- reference clock
- transmitted
- Prior art date
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、周波数安定性に優れた周波数変調器に関す
る。
る。
周波数変調器は、情報を変調して伝送する技術において
極めて重要な役割を担っている。一般に周波数変調器に
は、データ伝送で変調指数が十分大きな場合を除き、連
続位相周波数変調器が用いられる。これは通常、外部制
御発振器、例えば電圧制御発振器（以下「VCO〕と呼
ぶ）を主体として構成される。しかしながら、VCOは周
囲温度、電源電圧および経年変化に伴う特性変動が大き
く、十分な周波数安定性を得るための補償回路も複雑で
ある。
極めて重要な役割を担っている。一般に周波数変調器に
は、データ伝送で変調指数が十分大きな場合を除き、連
続位相周波数変調器が用いられる。これは通常、外部制
御発振器、例えば電圧制御発振器（以下「VCO〕と呼
ぶ）を主体として構成される。しかしながら、VCOは周
囲温度、電源電圧および経年変化に伴う特性変動が大き
く、十分な周波数安定性を得るための補償回路も複雑で
ある。
そこで、VCOの周波数安定化の手法として、PLL（位相固
定ループ）を用いるのが一般的であるが、データの送信
中もPLLの動作を続行させると、データ信号にDCオフセ
ットが含まれる時にはPLLは、このDCオフセットをキャ
ンセルすべく動作を行なうので、中心周波数が誤って変
動してしまうという不具合があった。この不具合は、PL
Lの周波数応答を緩やかにすることにより若干緩和され
るが、長いパケットなどを送信する場合などには、これ
を解消する手立てがない。
定ループ）を用いるのが一般的であるが、データの送信
中もPLLの動作を続行させると、データ信号にDCオフセ
ットが含まれる時にはPLLは、このDCオフセットをキャ
ンセルすべく動作を行なうので、中心周波数が誤って変
動してしまうという不具合があった。この不具合は、PL
Lの周波数応答を緩やかにすることにより若干緩和され
るが、長いパケットなどを送信する場合などには、これ
を解消する手立てがない。
一方、上記不具合を解消すべくデータの送信開始時にPL
Lのループを切断し、同時にPLLの帰還制御電圧を送信開
始前の状態に保持することにより送信中の基準周波数を
固定して、周波数安定性を補償することも行われてい
る。しかしこの方式によると、データの送信が終了しPL
Lの動作を再び開始させた時に、VCOの出力信号の位相と
基準クロック信号の位相とがずれてしまっており、PLL
の再引込みに時間を要するという不具合があった。この
ように引込みに時間がかかると、次のデータを直ちに送
信することができない。
Lのループを切断し、同時にPLLの帰還制御電圧を送信開
始前の状態に保持することにより送信中の基準周波数を
固定して、周波数安定性を補償することも行われてい
る。しかしこの方式によると、データの送信が終了しPL
Lの動作を再び開始させた時に、VCOの出力信号の位相と
基準クロック信号の位相とがずれてしまっており、PLL
の再引込みに時間を要するという不具合があった。この
ように引込みに時間がかかると、次のデータを直ちに送
信することができない。
本発明は、上記の事情に基づきなされたもので、その目
的とするところは、周波数安定性が高く、しかもPLLの
再引込みの時間を要せずに直ちに次のデータを伝送でき
る周波数変調基を提供することにある。
的とするところは、周波数安定性が高く、しかもPLLの
再引込みの時間を要せずに直ちに次のデータを伝送でき
る周波数変調基を提供することにある。
本発明は、可変周波数発振器で伝送すべき情報の周波数
変調信号を得るとともに、基準クロック発生回路で基準
クロックを得、さらに周波数制御器で周波数変調信号と
基準クロックとの間の位相差に基づく制御情報を得、こ
れを前記可変周波数発振器に帰還させて周波数変調信号
の基準周波数を制御するPLLループを構成した周波数変
調器において、上記周波数制御器を次のように構成した
ことを特徴としている。
変調信号を得るとともに、基準クロック発生回路で基準
クロックを得、さらに周波数制御器で周波数変調信号と
基準クロックとの間の位相差に基づく制御情報を得、こ
れを前記可変周波数発振器に帰還させて周波数変調信号
の基準周波数を制御するPLLループを構成した周波数変
調器において、上記周波数制御器を次のように構成した
ことを特徴としている。
すなわち、周波数制御器は、第１および第２の分周器
と、位相比較器と、位相差情報蓄積器とを備えている。
第１の分周器は、情報の非伝送時に周波数変調信号を分
周し前記情報の伝送時に伝送開始前の内部状態を保持す
る。第２の分周器は、情報の非伝送時に基準クロックを
分周し前記情報の伝送時に伝送開始前の内部状態を保持
する。位相比較器は、これら２つの分周器からの分周出
力を入力し、両者の位相差情報を出力する。位相差情報
蓄積器は、位相比較器からの位相差情報を蓄積し前記制
御情報として前記可変周波数発振器に出力するとともに
前記情報の伝送時には前記制御情報を保持するものとな
っている。
と、位相比較器と、位相差情報蓄積器とを備えている。
第１の分周器は、情報の非伝送時に周波数変調信号を分
周し前記情報の伝送時に伝送開始前の内部状態を保持す
る。第２の分周器は、情報の非伝送時に基準クロックを
分周し前記情報の伝送時に伝送開始前の内部状態を保持
する。位相比較器は、これら２つの分周器からの分周出
力を入力し、両者の位相差情報を出力する。位相差情報
蓄積器は、位相比較器からの位相差情報を蓄積し前記制
御情報として前記可変周波数発振器に出力するとともに
前記情報の伝送時には前記制御情報を保持するものとな
っている。
本発明によれば、情報の非伝送時にはPLLにより周波数
を安定化させ、情報の伝送時にはPLLループを解除して
可変周波数発振器への制御情報を固定することにより基
準周波数の変動を防止しているので、十分な周波数精
度、安定性を得ることができる。
を安定化させ、情報の伝送時にはPLLループを解除して
可変周波数発振器への制御情報を固定することにより基
準周波数の変動を防止しているので、十分な周波数精
度、安定性を得ることができる。
しかも、この発明によれば、周波数変調信号と基準クロ
ックとを直接位相比較するのではなく、両信号をそれぞ
れ第１、第２の分周器によって分周し、これら分周器の
分周出力を位相比較している。そして、これら２つの分
周器の出力は情報の伝送時には伝送開始前の状態を保持
している。したがって、情報の伝送が終了した時点で周
波数変調信号の位相と基準クロックの位相とがずれてい
る場合でも、２つの分周器の出力は情報の伝送前の状態
と変化しておらず、引込み動作を要せずに直ちに次のデ
ータの伝送を行なうことができる。
ックとを直接位相比較するのではなく、両信号をそれぞ
れ第１、第２の分周器によって分周し、これら分周器の
分周出力を位相比較している。そして、これら２つの分
周器の出力は情報の伝送時には伝送開始前の状態を保持
している。したがって、情報の伝送が終了した時点で周
波数変調信号の位相と基準クロックの位相とがずれてい
る場合でも、２つの分周器の出力は情報の伝送前の状態
と変化しておらず、引込み動作を要せずに直ちに次のデ
ータの伝送を行なうことができる。
以下、図面を参照しながら本発明の一実施例について説
明する。
明する。
第１図において、送信されるべきデータは、VCO11に入
力され分周波数変調されて出力される。VCO11の変調出
力は第１のアンドゲート12に入力されている。一方、基
準クロック発生器13から出力される基準クロックは、周
波数変調信号の基準周波数に対応している。この基準ク
ロックは、第２のアンドゲート14に入力されている。こ
れら２つのアンドゲート12,14の他方の入力には、デー
タ送信時にローレベルとなる▲▼（request to s
end）信号が入力されている。アンドゲート12の出力は
第１の分周器15に入力され、アンドゲート14の出力は第
２の分周器16に入力されている。これら分周器15,16は
例えば256分周を行なうものである。分周器15,16の出力
は位相比較器17の２つの入力として与えられている。こ
の位相比較器17の具体的構成は第２図に示される。位相
比較器17の出力はアナログ・スイッチ18を介して低域通
過フィルタ（LPF）19に入力されている。アナログ・ス
イッチ18は、前述した▲▼信号によってオン・オ
フ制御される。LPF19の出力は、高入力インピーダンス
の電圧バッファ20を介してVCO11の制御電圧として帰還
されている。
力され分周波数変調されて出力される。VCO11の変調出
力は第１のアンドゲート12に入力されている。一方、基
準クロック発生器13から出力される基準クロックは、周
波数変調信号の基準周波数に対応している。この基準ク
ロックは、第２のアンドゲート14に入力されている。こ
れら２つのアンドゲート12,14の他方の入力には、デー
タ送信時にローレベルとなる▲▼（request to s
end）信号が入力されている。アンドゲート12の出力は
第１の分周器15に入力され、アンドゲート14の出力は第
２の分周器16に入力されている。これら分周器15,16は
例えば256分周を行なうものである。分周器15,16の出力
は位相比較器17の２つの入力として与えられている。こ
の位相比較器17の具体的構成は第２図に示される。位相
比較器17の出力はアナログ・スイッチ18を介して低域通
過フィルタ（LPF）19に入力されている。アナログ・ス
イッチ18は、前述した▲▼信号によってオン・オ
フ制御される。LPF19の出力は、高入力インピーダンス
の電圧バッファ20を介してVCO11の制御電圧として帰還
されている。
次に、このように構成された周波数変調器の作用を説明
する。
する。
データ非伝送時においては、▲▼信号がハイレベ
ルとなっているので、アンドゲート12,14は、ともにデ
ィセーブル状態となる。したがって、第１の分周器15に
は変調信号が、また第２の分周器16には基準クロックが
それぞれ入力され、それぞれ256分周される。第１の分
周器15の出力は位相比較器17のSIN入力として、また第
２の分周器16の出力は位相比較器17のRIN入力としてそ
れぞれ与えられている。
ルとなっているので、アンドゲート12,14は、ともにデ
ィセーブル状態となる。したがって、第１の分周器15に
は変調信号が、また第２の分周器16には基準クロックが
それぞれ入力され、それぞれ256分周される。第１の分
周器15の出力は位相比較器17のSIN入力として、また第
２の分周器16の出力は位相比較器17のRIN入力としてそ
れぞれ与えられている。
位相比較器17では、SINとRINとの位相を比較して、SIN
の位相が進んでいる場合にはディスチャージ・パルスを
出力し、RINの位相が進んでいる場合にはチャージ・パ
ルスを出力する。この動作を第２図のブロック図と第３
図の波形図に基づいて説明する。まず、SIN,RINともに
ローレベル状態の場合には、出力バッファ回路31の第１
のトランジスタ31aのゲート電圧はハイレベル、同第２
のトランジスタ31bのゲート電圧はローレベルである。
従って、PDOUT端子はハイインピーダンス状態を維持し
ている。第３図の波形図前半のようにSINの位相がRINの
位相よりも進んでいる場合には、まずSINが立上がるの
で、これによってゲート回路32の出力がローレベルから
ハイレベルに変化し、フリップフロップ33がセットさ
れ、Ｑ出力もハイレベルになる。この結果、ナンドゲー
ト34はローレベルに変化し、インバータ35の出力がハイ
レベルに変化してPDOUT端子からディスチャージ電流が
トランジスタ31bを介して流れる。この状態はゲート回
路32の働きによって保持される。次に、RIN信号が立上
がると、ゲート回路36の出力がハイレベルに変化し、フ
リップフロップ37がセット状態になってＱ出力がハイ状
態となる。この結果、ナンドゲート38の出力はローレベ
ルに変化するので、ナンドゲート34の出力が再びハイレ
ベルとなり、ナンドゲート39の出力は変動しないので、
結局、出力バッファ回路31のPDOUT端子はハイインピー
ダンス状態に戻る。一方、RINの位相がSINの位相よりも
進んでいるときは、上記と対称的な動作によって出力バ
ッファ回路のトランジスタ31a,31bのゲート電圧が共に
ローレベルになるので、トランジスタ31aのみがオン状
態となり、PDOUT端子からチャージ電流が出力されるこ
とになる。
の位相が進んでいる場合にはディスチャージ・パルスを
出力し、RINの位相が進んでいる場合にはチャージ・パ
ルスを出力する。この動作を第２図のブロック図と第３
図の波形図に基づいて説明する。まず、SIN,RINともに
ローレベル状態の場合には、出力バッファ回路31の第１
のトランジスタ31aのゲート電圧はハイレベル、同第２
のトランジスタ31bのゲート電圧はローレベルである。
従って、PDOUT端子はハイインピーダンス状態を維持し
ている。第３図の波形図前半のようにSINの位相がRINの
位相よりも進んでいる場合には、まずSINが立上がるの
で、これによってゲート回路32の出力がローレベルから
ハイレベルに変化し、フリップフロップ33がセットさ
れ、Ｑ出力もハイレベルになる。この結果、ナンドゲー
ト34はローレベルに変化し、インバータ35の出力がハイ
レベルに変化してPDOUT端子からディスチャージ電流が
トランジスタ31bを介して流れる。この状態はゲート回
路32の働きによって保持される。次に、RIN信号が立上
がると、ゲート回路36の出力がハイレベルに変化し、フ
リップフロップ37がセット状態になってＱ出力がハイ状
態となる。この結果、ナンドゲート38の出力はローレベ
ルに変化するので、ナンドゲート34の出力が再びハイレ
ベルとなり、ナンドゲート39の出力は変動しないので、
結局、出力バッファ回路31のPDOUT端子はハイインピー
ダンス状態に戻る。一方、RINの位相がSINの位相よりも
進んでいるときは、上記と対称的な動作によって出力バ
ッファ回路のトランジスタ31a,31bのゲート電圧が共に
ローレベルになるので、トランジスタ31aのみがオン状
態となり、PDOUT端子からチャージ電流が出力されるこ
とになる。
アナログ・スイッチ18は、▲▼信号によってオン
状態となっている。LPF19は、例えば第４図に示すよう
に抵抗R1とコンデンサC1との積分回路で構成され、上記
チャージパルスまたはディスチャージパルスに応じてコ
ンデンサC1に蓄積電荷を変化させ、出力電圧レベルを変
化させるものとなっている。なお、抵抗R1と並列に接続
された抵抗R2とコンデンサC2の直列回路は、系の安定性
を確保するためのものである。このLPF19の出力電圧
は、電圧バッファ20を介してVCO11の制御電圧として与
えられるので、これによって分周器15,16の出力の位相
差、つまり変調出力と基準クロックとの位相差をゼロに
すべくVCO11の発振周波数が調整される。このように、
この状態ではPLLループが形成される。
状態となっている。LPF19は、例えば第４図に示すよう
に抵抗R1とコンデンサC1との積分回路で構成され、上記
チャージパルスまたはディスチャージパルスに応じてコ
ンデンサC1に蓄積電荷を変化させ、出力電圧レベルを変
化させるものとなっている。なお、抵抗R1と並列に接続
された抵抗R2とコンデンサC2の直列回路は、系の安定性
を確保するためのものである。このLPF19の出力電圧
は、電圧バッファ20を介してVCO11の制御電圧として与
えられるので、これによって分周器15,16の出力の位相
差、つまり変調出力と基準クロックとの位相差をゼロに
すべくVCO11の発振周波数が調整される。このように、
この状態ではPLLループが形成される。
一方、データを送信する時には、▲▼信号がロー
レベルとなるので、アンドゲート12,14がイネーブル状
態となる。これによって分周器15,16への入力が禁止さ
れ、分周器15,16はデータ送信前の内部状態を維持す
る。また、この時アナログスイッチ18もオフ状態とな
る。LPF19は、入力および出力に接続されている回路が
高インピーダンス状態になるので、内部電荷を保持す
る。この結果、VCO11の制御電圧は固定的に与えられる
ことになる。したがって、データにDCオフセット分があ
る場合でも、基準周波数が変動することがない。なお、
この実施例ではアナログスイッチ18がオン状態のときに
もチャージまたはディスチャージされていない期間は出
力バッファ回路31がハイインピーダンス状態にあるの
で、チャージ電圧が変動することがない。
レベルとなるので、アンドゲート12,14がイネーブル状
態となる。これによって分周器15,16への入力が禁止さ
れ、分周器15,16はデータ送信前の内部状態を維持す
る。また、この時アナログスイッチ18もオフ状態とな
る。LPF19は、入力および出力に接続されている回路が
高インピーダンス状態になるので、内部電荷を保持す
る。この結果、VCO11の制御電圧は固定的に与えられる
ことになる。したがって、データにDCオフセット分があ
る場合でも、基準周波数が変動することがない。なお、
この実施例ではアナログスイッチ18がオン状態のときに
もチャージまたはディスチャージされていない期間は出
力バッファ回路31がハイインピーダンス状態にあるの
で、チャージ電圧が変動することがない。
次に、データの送信が終了すると、▲▼信号がハ
イレベルに戻り、再びアンドゲート12、14がディセーブ
ル状態になり、アナログ・スイッチ18もオン状態とな
る。この際、PLLの内部状態は、データの伝送が行われ
る前の状態を保持しているので、再引込み時間を殆ど必
要とすることなしに、次のデータを即座に伝送できる。
なお、このとき、変調信号と基準クロックとの位相がか
なりずれている場合でも、分周器15,16の出力に現れる
影響は、256分周の場合、1/256である。この効果は分周
比を大きくとれば、より大きく発揮される。
イレベルに戻り、再びアンドゲート12、14がディセーブ
ル状態になり、アナログ・スイッチ18もオン状態とな
る。この際、PLLの内部状態は、データの伝送が行われ
る前の状態を保持しているので、再引込み時間を殆ど必
要とすることなしに、次のデータを即座に伝送できる。
なお、このとき、変調信号と基準クロックとの位相がか
なりずれている場合でも、分周器15,16の出力に現れる
影響は、256分周の場合、1/256である。この効果は分周
比を大きくとれば、より大きく発揮される。
なお、本発明は上述した実施例に限定されるものではな
い。第５図は、チャージポンプ機能をディジタル回路と
D/Aコンバータによる完全積分器で実現した例であり、
第６図はその波形図である。分周器41,42は、クロック
・イネーブル入力を持ち、これは▲▼によって制
御される。▲▼がハイレベルの時、分周器41,42
は、分周動作を行ない、ローレベルで分周動作を停止す
る。分周器41,42の出力は、位相比較器43に入力され、
チャージ、ディスチャージパルスに対応するup出力、do
wn出力として出力される。オアゲート44とアンドゲート
45は、up出力、down出力のいずれか一方が出力され、か
つ▲▼信号がハイ状態、つまりデータ非伝送時に
のみアップ・ダウンカウンタ46を動作可能な状態にす
る。そして、基準クロックをクロック信号として与え
る。アップカウントするかダウンカウントするかは位相
比較器43からのdwon出力がハイレベルであるかローレベ
ルであるかによって決まる。アップ・ダウンカウンタ46
の出力は、D/Aコンバータ47によってアナログ値に変換
され、LPF48を介して制御電圧としてVCO10に帰還され
る。
い。第５図は、チャージポンプ機能をディジタル回路と
D/Aコンバータによる完全積分器で実現した例であり、
第６図はその波形図である。分周器41,42は、クロック
・イネーブル入力を持ち、これは▲▼によって制
御される。▲▼がハイレベルの時、分周器41,42
は、分周動作を行ない、ローレベルで分周動作を停止す
る。分周器41,42の出力は、位相比較器43に入力され、
チャージ、ディスチャージパルスに対応するup出力、do
wn出力として出力される。オアゲート44とアンドゲート
45は、up出力、down出力のいずれか一方が出力され、か
つ▲▼信号がハイ状態、つまりデータ非伝送時に
のみアップ・ダウンカウンタ46を動作可能な状態にす
る。そして、基準クロックをクロック信号として与え
る。アップカウントするかダウンカウントするかは位相
比較器43からのdwon出力がハイレベルであるかローレベ
ルであるかによって決まる。アップ・ダウンカウンタ46
の出力は、D/Aコンバータ47によってアナログ値に変換
され、LPF48を介して制御電圧としてVCO10に帰還され
る。
一方、データ伝送を行なうため、▲▼がローレベ
ルになると、分周器41,42およびアップ・ダウンカウン
タ46はそれぞれの動作を中断し、その状態を保持し続け
る。したがって、VCO11には正しい制御電圧が供給され
続ける。
ルになると、分周器41,42およびアップ・ダウンカウン
タ46はそれぞれの動作を中断し、その状態を保持し続け
る。したがって、VCO11には正しい制御電圧が供給され
続ける。
この場合でも、データ伝送が終了し、▲▼がハイ
レベルに戻ると、再引込みをすることなくPLL動作が続
行される。この実施例では、多くの部分がディジタル回
路で構成されているので、LSI化する場合には非常に有
利であるという利点がある。
レベルに戻ると、再引込みをすることなくPLL動作が続
行される。この実施例では、多くの部分がディジタル回
路で構成されているので、LSI化する場合には非常に有
利であるという利点がある。
以上詳述したが、本発明はこれら実施例に限定されるも
のではない。たとえば、アップ・ダウンカウンタ46の機
能とD/Aコンバータ47の機能は、オペアンプ、コンデン
サおよびアナログスイッチを用いたアナログ回路でも構
成できるのは言うまでもない。また、D/Aコンバータ
は、パルス幅変調を用いても良く、その場合、周波数制
御器はLPFを除いて全てディジタル化することが可能
で、IC化に非常に適している。
のではない。たとえば、アップ・ダウンカウンタ46の機
能とD/Aコンバータ47の機能は、オペアンプ、コンデン
サおよびアナログスイッチを用いたアナログ回路でも構
成できるのは言うまでもない。また、D/Aコンバータ
は、パルス幅変調を用いても良く、その場合、周波数制
御器はLPFを除いて全てディジタル化することが可能
で、IC化に非常に適している。
また、本発明は、FSKのようなディジタル信号による変
調のみならず、アナログ変調信号による変調にも適用可
能であることは言うまでもない。この場合、調整箇所は
変調指数に関する調整を一箇所行なえばよく、IC化によ
る低コスト化のみならず、調整箇所削減による調整コス
トの低減も図ることができる。
調のみならず、アナログ変調信号による変調にも適用可
能であることは言うまでもない。この場合、調整箇所は
変調指数に関する調整を一箇所行なえばよく、IC化によ
る低コスト化のみならず、調整箇所削減による調整コス
トの低減も図ることができる。
第１図は本発明の一実施例に係る周波数変調器の構成を
示すブロック図、第２図は同変調器における位相比較器
の構成を示すブロック図、第３図は同位相比較器の動作
を説明するための波形図、第４図は同変調器におけるLP
Fの構成を示す回路図、第５図は本発明の他の実施例に
係る周波数変調回路の構成を示すブロック図、第６図は
同変調器の動作を説明するための波形図である。 11……電圧制御発振器、12……第１のアンドゲート、13
……基準クロック発生器、14……第２のアンドゲート、
15,41……第１の分周器、16,42……第２の分周器、17,4
3……位相比較器、18……アナログスイッチ、19,48……
LPF、20……電圧バッファアンプ、44……オアゲート、4
5……アンドゲート、46……アップ・ダウンカウンタ、4
7……D/Aコンバータ。
示すブロック図、第２図は同変調器における位相比較器
の構成を示すブロック図、第３図は同位相比較器の動作
を説明するための波形図、第４図は同変調器におけるLP
Fの構成を示す回路図、第５図は本発明の他の実施例に
係る周波数変調回路の構成を示すブロック図、第６図は
同変調器の動作を説明するための波形図である。 11……電圧制御発振器、12……第１のアンドゲート、13
……基準クロック発生器、14……第２のアンドゲート、
15,41……第１の分周器、16,42……第２の分周器、17,4
3……位相比較器、18……アナログスイッチ、19,48……
LPF、20……電圧バッファアンプ、44……オアゲート、4
5……アンドゲート、46……アップ・ダウンカウンタ、4
7……D/Aコンバータ。
Claims (5)
- 【請求項１】伝送すべき情報を入力し該情報に応じた周
波数変調信号を出力する可変周波数発振器と、基準クロ
ックを発生する基準クロック発生器と、前記周波数変調
信号と前記基準クロックとの間の位相差に基づく制御情
報を前記可変周波数発振器に出力して前記周波数変調信
号の基準周波数を制御する周波数制御器とを備えた周波
数変調器において、前記周波数制御器は、前記情報の非
伝送時には前記周波数変調信号を分周し前記情報の伝送
時には伝送開始前の内部状態を保持する第１の分周器
と、前記情報の非伝送時には前記基準クロックを分周し
前記情報の伝送時には伝送開始前の内部状態を保持する
第２の分周器と、これら２つの分周器からの分周出力を
入力し両者の位相差情報を出力する位相比較器と、この
位相比較器からの位相差情報を蓄積し前記制御情報とし
て前記可変周波数発振器に出力するとともに前記情報の
伝送時には前記制御情報を保持する位相差情報蓄積器と
を具備したものであることを特徴とする周波数変調器。 - 【請求項２】前記位相差情報蓄積器は、前記位相比較器
からの出力電荷を蓄積するコンデンサを備えた低域通過
フィルタと、この低域通過フィルタの出力側に挿入され
た高入力インピーダンスの電圧バッファ回路と、前記位
相比較器と前記低域通過フィルタとの間に挿入されたア
ナログスイッチとからなり、外部制御信号によりアナロ
グスイッチがオフし、前記コンデンサに蓄えられている
電荷が保持されることにより内部状態が保持されること
を特徴とする特許請求の範囲第１項記載の周波数変調
器。 - 【請求項３】前記位相差情報蓄積器は、入力制御回路を
有した完全積分器であり、上記入力制御回路は外部制御
信号により前記完全積分器の積分動作を停止させること
により内部状態が保持されることとすることを特徴とす
る特許請求の範囲第１項記載の周波数変調器。 - 【請求項４】前記完全積分器は、コンデンサを含む回路
で構成され、入力制御回路は、外部制御信号により上記
コンデンサへの充・放電を停止する機能を有することを
特徴とする特許請求の範囲第３項記載の周波数変調器。 - 【請求項５】前記完全積分器は、カウンタとD/Aコンバ
ータとを含む回路で構成され、積分機能はカウンタのア
ップカウント、ダウンカウントにより実現され、入力制
御回路は外部制御信号により前記カウンタのカウント動
作を停止する機能を有することを特徴とする特許請求の
範囲第３項記載の周波数変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP39386A JPH0712176B2 (ja) | 1986-01-06 | 1986-01-06 | 周波数変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP39386A JPH0712176B2 (ja) | 1986-01-06 | 1986-01-06 | 周波数変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159558A JPS62159558A (ja) | 1987-07-15 |
| JPH0712176B2 true JPH0712176B2 (ja) | 1995-02-08 |
Family
ID=11472559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP39386A Expired - Lifetime JPH0712176B2 (ja) | 1986-01-06 | 1986-01-06 | 周波数変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712176B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09285598A (ja) * | 1996-04-22 | 1997-11-04 | Naito Shokai:Kk | 遊技機の過電圧保護装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552170B2 (ja) * | 1988-04-12 | 1996-11-06 | 富士通株式会社 | ディジタル多重無線装置の復調器 |
-
1986
- 1986-01-06 JP JP39386A patent/JPH0712176B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09285598A (ja) * | 1996-04-22 | 1997-11-04 | Naito Shokai:Kk | 遊技機の過電圧保護装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159558A (ja) | 1987-07-15 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |