JPH06338794A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH06338794A JPH06338794A JP5148308A JP14830893A JPH06338794A JP H06338794 A JPH06338794 A JP H06338794A JP 5148308 A JP5148308 A JP 5148308A JP 14830893 A JP14830893 A JP 14830893A JP H06338794 A JPH06338794 A JP H06338794A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- frequency
- division ratio
- controlled oscillator
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- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 分周比設定データに変更があったときにおけ
る電圧制御発振器の発振周波数変更に要する時間を早め
たＰＬＬ回路を提供する。 【構成】 電圧制御発振器３の発振周波数設定要素の一
部にバラクタダィオードＤ１およびＤ２を設け、ループ
フィルタ２の出力をバラクタダィオードＤ１のカソード
に印加し、電圧制御発振器３の発振周波数を分周する可
変分周器４の分周比を設定する分周比設定データに基づ
く電圧をバラクタダィオードＤ２のカソードに印加する
ようにしたＰＬＬ回路において、ディザー電圧源７を設
け、ディザー電圧源７の出力電圧をバラクタダィオード
Ｄ２のカソードに重畳するようにした。
る電圧制御発振器の発振周波数変更に要する時間を早め
たＰＬＬ回路を提供する。 【構成】 電圧制御発振器３の発振周波数設定要素の一
部にバラクタダィオードＤ１およびＤ２を設け、ループ
フィルタ２の出力をバラクタダィオードＤ１のカソード
に印加し、電圧制御発振器３の発振周波数を分周する可
変分周器４の分周比を設定する分周比設定データに基づ
く電圧をバラクタダィオードＤ２のカソードに印加する
ようにしたＰＬＬ回路において、ディザー電圧源７を設
け、ディザー電圧源７の出力電圧をバラクタダィオード
Ｄ２のカソードに重畳するようにした。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関し、さら
に詳細には可変分周器の分周比制御データに基づく電圧
を電圧制御発振器に周波数制御電圧として供給するよう
にしたＰＬＬ回路に関する。
に詳細には可変分周器の分周比制御データに基づく電圧
を電圧制御発振器に周波数制御電圧として供給するよう
にしたＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路を用いた測定器等において、
ＰＬＬ回路がロック状態となったときにおける電圧制御
発振器のロック周波数を広帯域化する要求が高まってい
る。ロック周波数を広帯域化するために電圧制御発振器
の発振周波数と周波数制御電圧の比を大きくとることが
必要になる。この比を大きくとるとループフィルタにお
いて発生するノイズ等によって電圧制御発振器の発振出
力にＦＭノイズが発生する。さらにＰＬＬ回路の出力周
波数の変更のために可変分周器の分周比を切り換えたと
き、ループフィルタを構成するコンデンサの充放電時間
のために分周比切り換え時間を短縮できない。
ＰＬＬ回路がロック状態となったときにおける電圧制御
発振器のロック周波数を広帯域化する要求が高まってい
る。ロック周波数を広帯域化するために電圧制御発振器
の発振周波数と周波数制御電圧の比を大きくとることが
必要になる。この比を大きくとるとループフィルタにお
いて発生するノイズ等によって電圧制御発振器の発振出
力にＦＭノイズが発生する。さらにＰＬＬ回路の出力周
波数の変更のために可変分周器の分周比を切り換えたと
き、ループフィルタを構成するコンデンサの充放電時間
のために分周比切り換え時間を短縮できない。
【０００３】このために、図２に示すようにＰＬＬ回路
１０の電圧制御発振器３に発振周波数を設定するための
第１および第２のバラクタダィオードＤ１およびＤ２を
設け、第１のバラクタダィオードＤ１のカソードにルー
プフィルタ２の出力電圧を印加し、第２のバラクタダィ
オードＤ２のカソードに可変分周器４の分周比設定デー
タに基づく電圧を印加して、電圧制御発振器３の発振周
波数を制御することによって電圧制御発振器のロック周
波数を広帯域にすると共に電圧制御発振器の発振周波数
変更時の周波数変更を短時間にすることが提案されてい
る（特開平１−１２２２０９号公報）。
１０の電圧制御発振器３に発振周波数を設定するための
第１および第２のバラクタダィオードＤ１およびＤ２を
設け、第１のバラクタダィオードＤ１のカソードにルー
プフィルタ２の出力電圧を印加し、第２のバラクタダィ
オードＤ２のカソードに可変分周器４の分周比設定デー
タに基づく電圧を印加して、電圧制御発振器３の発振周
波数を制御することによって電圧制御発振器のロック周
波数を広帯域にすると共に電圧制御発振器の発振周波数
変更時の周波数変更を短時間にすることが提案されてい
る（特開平１−１２２２０９号公報）。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＰＬＬ回路では、分周比設定データが変更され
たときから第２のバラクタダィオードに分周比設定デー
タに基づく電圧が印加されるのであって、分周比設定デ
ータに変更があったときの発振周波数変更に要する時間
の短縮がまだ充分でないという問題点があった。
た従来のＰＬＬ回路では、分周比設定データが変更され
たときから第２のバラクタダィオードに分周比設定デー
タに基づく電圧が印加されるのであって、分周比設定デ
ータに変更があったときの発振周波数変更に要する時間
の短縮がまだ充分でないという問題点があった。
【０００５】本発明は、分周比設定データに変更があっ
たときにおける電圧制御発振器の発振周波数変更に要す
る時間を早めたＰＬＬ回路を提供することを目的とす
る。
たときにおける電圧制御発振器の発振周波数変更に要す
る時間を早めたＰＬＬ回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ回路は、
電圧制御発振器の発振周波数設定要素の一部に第１およ
び第２のバラクタダィオードを設け、ループフィルタの
出力を第１のバラクタダィオードのカソードに印加し、
電圧制御発振器の発振周波数を分周する可変分周器の分
周比を設定する分周比設定データに基づく電圧を第２の
バラクタダィオードのカソードに印加するようにしたＰ
ＬＬ回路において、ディザー電圧源を設け、ディザー電
圧源の出力電圧を第２のバラクタダィオードのカソード
に重畳するようにしたことを特徴とする。
電圧制御発振器の発振周波数設定要素の一部に第１およ
び第２のバラクタダィオードを設け、ループフィルタの
出力を第１のバラクタダィオードのカソードに印加し、
電圧制御発振器の発振周波数を分周する可変分周器の分
周比を設定する分周比設定データに基づく電圧を第２の
バラクタダィオードのカソードに印加するようにしたＰ
ＬＬ回路において、ディザー電圧源を設け、ディザー電
圧源の出力電圧を第２のバラクタダィオードのカソード
に重畳するようにしたことを特徴とする。
【０００７】
【作用】本発明のＰＬＬ回路は、第２のバラクタダィオ
ードに分周比設定データに基づく電圧が印加され、分周
比設定データが変更されたとき変更後の分周比制御デー
タに基づく電圧が印加されて出力周波数の変更がなされ
る。さらに、電圧制御発振器の第２のバラクタダィオー
ドにはディザー電圧源からの電圧が常時印加されている
ために、第２のバラクタダィオードは僅かに常時充放電
を繰り返しており、分周比設定データが変更された場合
に即応して、電圧制御発振器の発振周波数が変更された
分周比設定データに基づく周波数に変更される。
ードに分周比設定データに基づく電圧が印加され、分周
比設定データが変更されたとき変更後の分周比制御デー
タに基づく電圧が印加されて出力周波数の変更がなされ
る。さらに、電圧制御発振器の第２のバラクタダィオー
ドにはディザー電圧源からの電圧が常時印加されている
ために、第２のバラクタダィオードは僅かに常時充放電
を繰り返しており、分周比設定データが変更された場合
に即応して、電圧制御発振器の発振周波数が変更された
分周比設定データに基づく周波数に変更される。
【０００８】
【実施例】以下、本発明を実施例により説明する。図１
は本発明の一実施例の構成を示すブロック図である。
は本発明の一実施例の構成を示すブロック図である。
【０００９】本実施例のＰＬＬ回路８は、基準信号と可
変分周器４の出力信号とを位相比較する位相比較器１、
位相比較器１からの位相比較出力を入力とするループフ
ィルタ２、ループフィルタ２の出力電圧が第１の周波数
制御電圧として印加される電圧制御発振器３、電圧制御
発振器３の発振出力を分周する可変分周器４、分周比設
定データを可変分周器４へ出力して分周数を設定する分
周比データ設定器５を備えている。
変分周器４の出力信号とを位相比較する位相比較器１、
位相比較器１からの位相比較出力を入力とするループフ
ィルタ２、ループフィルタ２の出力電圧が第１の周波数
制御電圧として印加される電圧制御発振器３、電圧制御
発振器３の発振出力を分周する可変分周器４、分周比設
定データを可変分周器４へ出力して分周数を設定する分
周比データ設定器５を備えている。
【００１０】さらに、ループフィルタ２は抵抗Ｒ１およ
びコンデンサＣ１からなるラグ・フィルタで構成してあ
り、電圧制御発振器３は励振部３１と発振周波数を設定
するための発振周波数設定要素としての発振コンデンサ
Ｃ２、Ｃ３、Ｃ４、発振コイルＬ１、発振コンデンサＣ
２およびＣ３に夫々各別に直列接続されたバラクタダィ
オードＤ１、Ｄ２を備え、バラクタダィオードＤ１のカ
ソードにはループフィルタ２の出力電圧が第１の周波数
制御電圧として印加してある。
びコンデンサＣ１からなるラグ・フィルタで構成してあ
り、電圧制御発振器３は励振部３１と発振周波数を設定
するための発振周波数設定要素としての発振コンデンサ
Ｃ２、Ｃ３、Ｃ４、発振コイルＬ１、発振コンデンサＣ
２およびＣ３に夫々各別に直列接続されたバラクタダィ
オードＤ１、Ｄ２を備え、バラクタダィオードＤ１のカ
ソードにはループフィルタ２の出力電圧が第１の周波数
制御電圧として印加してある。
【００１１】ＰＬＬ回路８はさらに、分周比データ設定
器５から出力される分周比設定データをアナログ電圧に
変換するＤ／Ａ変換器６およびディザー電圧源７を備え
て、Ｄ／Ａ変換器６からの出力電圧とディザー電圧源か
らの出力ディザー電圧とを重畳した電圧が第２の周波数
制御電圧としてバラクタダィオードＤ２のカソードに印
加してある。
器５から出力される分周比設定データをアナログ電圧に
変換するＤ／Ａ変換器６およびディザー電圧源７を備え
て、Ｄ／Ａ変換器６からの出力電圧とディザー電圧源か
らの出力ディザー電圧とを重畳した電圧が第２の周波数
制御電圧としてバラクタダィオードＤ２のカソードに印
加してある。
【００１２】上記の一実施例におけるＰＬＬ回路８にお
いて、電圧制御発振器３の発振周波数は分周比データ設
定器５から出力される分比設定データに基づく分周数で
可変分周器４において分周され、可変分周器４からの出
力の位相と基準信号の位相とは位相比較器１によって位
相比較され、位相比較出力はループフィルタ２に供給さ
れて積分され、ループフィルタ２の出力電圧は第１の周
波数制御電圧としてバラクタダィオードＤ１のカソード
に印加される。
いて、電圧制御発振器３の発振周波数は分周比データ設
定器５から出力される分比設定データに基づく分周数で
可変分周器４において分周され、可変分周器４からの出
力の位相と基準信号の位相とは位相比較器１によって位
相比較され、位相比較出力はループフィルタ２に供給さ
れて積分され、ループフィルタ２の出力電圧は第１の周
波数制御電圧としてバラクタダィオードＤ１のカソード
に印加される。
【００１３】一方、分周比データ設定器５から出力され
る分周比設定データはＤ／Ａ変換器６によってアナログ
電圧に変換され、ディザー電圧源７からの出力ディザー
電圧と重畳されて第２の周波数制御電圧としてバラクタ
ダィオードＤ２のカソードに印加される。したがって、
電圧制御発振器３は第１および第２の周波数制御電圧に
基づいて発振周波数が制御される。
る分周比設定データはＤ／Ａ変換器６によってアナログ
電圧に変換され、ディザー電圧源７からの出力ディザー
電圧と重畳されて第２の周波数制御電圧としてバラクタ
ダィオードＤ２のカソードに印加される。したがって、
電圧制御発振器３は第１および第２の周波数制御電圧に
基づいて発振周波数が制御される。
【００１４】ロック周波数をｆ1からｆ2に切り換える場
合に、分周比データ設定器５から出力される分周比設定
データがロック周波数ｆ1に対応する分周比設定データ
からロック周波数ｆ2に対応するデータに変更される。
この変更の結果、ロック周波数ｆ2に対応する分周比設
定データはＤ／Ａ変換器６によってアナログ電圧に変換
され、変換されたアナログ電圧が、ロック周波数ｆ1に
対応する分周比設定データをＤ／Ａ変換器６によって変
換したアナログ電圧に代わって印加される。
合に、分周比データ設定器５から出力される分周比設定
データがロック周波数ｆ1に対応する分周比設定データ
からロック周波数ｆ2に対応するデータに変更される。
この変更の結果、ロック周波数ｆ2に対応する分周比設
定データはＤ／Ａ変換器６によってアナログ電圧に変換
され、変換されたアナログ電圧が、ロック周波数ｆ1に
対応する分周比設定データをＤ／Ａ変換器６によって変
換したアナログ電圧に代わって印加される。
【００１５】したがって第２の周波数制御電圧が変更さ
れて、第２の周波数制御電圧に対応して電圧制御発振器
３の発振周波数がｆ2＋Δｆに変更される。ここで、第
１の周波数制御電圧はループフィルタ２の時定数によっ
てその変化が遅れるために、Δｆの誤差が生ずる。ルー
プフィルタ２の時定数に基づく時間遅れの後、第２の周
波数制御電圧と協働して電圧制御発振器３の発振周波数
をｆ2とする第１の周波数制御電圧に変化して、誤差Δ
ｆ＝０となって、発振周波数がｆ2となる。
れて、第２の周波数制御電圧に対応して電圧制御発振器
３の発振周波数がｆ2＋Δｆに変更される。ここで、第
１の周波数制御電圧はループフィルタ２の時定数によっ
てその変化が遅れるために、Δｆの誤差が生ずる。ルー
プフィルタ２の時定数に基づく時間遅れの後、第２の周
波数制御電圧と協働して電圧制御発振器３の発振周波数
をｆ2とする第１の周波数制御電圧に変化して、誤差Δ
ｆ＝０となって、発振周波数がｆ2となる。
【００１６】分周比データ設定器５によって分周比を変
更したときから第２の周波数制御電圧によって電圧制御
発振器３の発振周波数がｆ2＋Δｆに変更されるまでの
期間をｔ1とし、分周比データ設定器５によって分周比
を変更したときから第１の周波数制御電圧によって誤差
Δｆが零になって電圧制御発振器３の発振周波数がｆ2
にされるまでの期間をｔ2としたときは、分周比設定デ
ータの変更によって発振周波数が分周比設定データに対
応する周波数になるまでの全期間ｔは（ｔ1＋ｔ2）であ
る。
更したときから第２の周波数制御電圧によって電圧制御
発振器３の発振周波数がｆ2＋Δｆに変更されるまでの
期間をｔ1とし、分周比データ設定器５によって分周比
を変更したときから第１の周波数制御電圧によって誤差
Δｆが零になって電圧制御発振器３の発振周波数がｆ2
にされるまでの期間をｔ2としたときは、分周比設定デ
ータの変更によって発振周波数が分周比設定データに対
応する周波数になるまでの全期間ｔは（ｔ1＋ｔ2）であ
る。
【００１７】全期間ｔを小さくするためには、期間ｔ1
を短くすることが必要である。しかるに、期間ｔ1とロ
ック周波数の帯域幅との関係は公知のように、帯域幅を
拡大するために、電圧制御発振器３の発振周波数の第２
周波数制御電圧に対する感度を大きくすればよい。期間
ｔ1を短縮するためには第１の周波数制御電圧が一定の
ままで、電圧制御発振器３の発振周波数がｆ2となる第
２の周波数制御電圧をＤ／Ａ変換器６によって出力させ
ればよい。このためにはＤ／Ａ変換器６の精度を上げれ
ばよい。
を短くすることが必要である。しかるに、期間ｔ1とロ
ック周波数の帯域幅との関係は公知のように、帯域幅を
拡大するために、電圧制御発振器３の発振周波数の第２
周波数制御電圧に対する感度を大きくすればよい。期間
ｔ1を短縮するためには第１の周波数制御電圧が一定の
ままで、電圧制御発振器３の発振周波数がｆ2となる第
２の周波数制御電圧をＤ／Ａ変換器６によって出力させ
ればよい。このためにはＤ／Ａ変換器６の精度を上げれ
ばよい。
【００１８】このように期間ｔ1の短縮はＤ／Ａ変換器
６の出力が設定されるまでの時間によって定まり、帯域
幅を広げても期間ｔ1はＤ／Ａ変換器６によって制約さ
れる。ここで、本実施例にように、第２の周波数制御電
圧にはディザー電圧源７からの出力ディザー電圧がＤ／
Ａ変換器６の出力に重畳されているため、Ｄ／Ａ変換器
６からの出力アナログ電圧がディザー電圧によって変動
させられることになって、デイザー電圧に基づいて第２
の周波数制御電圧は振れ、電圧制御発振器３のコンデサ
Ｃ３およびバラクタダイオードＤ２に蓄えられている電
荷は放電させられ、また充電させられる。
６の出力が設定されるまでの時間によって定まり、帯域
幅を広げても期間ｔ1はＤ／Ａ変換器６によって制約さ
れる。ここで、本実施例にように、第２の周波数制御電
圧にはディザー電圧源７からの出力ディザー電圧がＤ／
Ａ変換器６の出力に重畳されているため、Ｄ／Ａ変換器
６からの出力アナログ電圧がディザー電圧によって変動
させられることになって、デイザー電圧に基づいて第２
の周波数制御電圧は振れ、電圧制御発振器３のコンデサ
Ｃ３およびバラクタダイオードＤ２に蓄えられている電
荷は放電させられ、また充電させられる。
【００１９】この結果、第１の周波数制御電圧が一定の
ままで、電圧制御発振器３の発振周波数がｆ2を挾んで
僅かに変動し、分周比データ設定器５から出力される分
周比設定データが変化してＤ／Ａ変換器６の出力が変化
するまでの期間に遅れがあっても、即応して新たな分周
比設定データに対応する第２の周波数制御電圧になるま
での期間は低減されて、分周比設定データを変化させた
ときにおける遅れが低減されることになる。
ままで、電圧制御発振器３の発振周波数がｆ2を挾んで
僅かに変動し、分周比データ設定器５から出力される分
周比設定データが変化してＤ／Ａ変換器６の出力が変化
するまでの期間に遅れがあっても、即応して新たな分周
比設定データに対応する第２の周波数制御電圧になるま
での期間は低減されて、分周比設定データを変化させた
ときにおける遅れが低減されることになる。
【００２０】また、ディザー電圧の変動幅は小さく設定
されているために、分周比設定データに変更がないとき
においても電圧制御発振器３の発振周波数に影響を与え
ることはない。
されているために、分周比設定データに変更がないとき
においても電圧制御発振器３の発振周波数に影響を与え
ることはない。
【００２１】また、本実施例を送信機に適用する場合デ
イザー電圧源７に代わって、変調器の出力を抵抗を介し
てバラクタダィオードＤ２のカソードにディザー電圧と
印加するようにしても同様の作用が行われる。
イザー電圧源７に代わって、変調器の出力を抵抗を介し
てバラクタダィオードＤ２のカソードにディザー電圧と
印加するようにしても同様の作用が行われる。
【００２２】
【発明の効果】以上説明した如く本発明のＰＬＬ回路に
よれば、分周比設定データに変更があったときにおける
電圧制御発振器の発振周波数変更に要する時間が早めら
れるという効果が得られる。
よれば、分周比設定データに変更があったときにおける
電圧制御発振器の発振周波数変更に要する時間が早めら
れるという効果が得られる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
１ 位相比較器 ２ ローパスフィルタ ３ 電圧制御発振器 ４ 可変分周器 ５ 分周比データ設定器 ６ Ｄ／Ａ変換器 ７ ディザー電圧源 Ｄ１およびＤ２ バラクラダィオード
Claims (1)
- 【請求項１】 電圧制御発振器の発振周波数設定要素の
一部に第１および第２のバラクタダィオードを設け、ル
ープフィルタの出力を第１のバラクタダィオードのカソ
ードに印加し、電圧制御発振器の発振周波数を分周する
可変分周器の分周比を設定する分周比設定データに基づ
く電圧を第２のバラクタダィオードのカソードに印加す
るようにしたＰＬＬ回路において、ディザー電圧源を設
け、ディザー電圧源の出力電圧を第２のバラクタダィオ
ードのカソードに重畳するようにしたことを特徴とする
ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148308A JPH06338794A (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148308A JPH06338794A (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338794A true JPH06338794A (ja) | 1994-12-06 |
Family
ID=15449889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5148308A Pending JPH06338794A (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055626A (ja) * | 2002-02-25 | 2009-03-12 | Sony Electronics Inc | 発振器及びそれを用いた位相同期ループ回路 |
-
1993
- 1993-05-28 JP JP5148308A patent/JPH06338794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055626A (ja) * | 2002-02-25 | 2009-03-12 | Sony Electronics Inc | 発振器及びそれを用いた位相同期ループ回路 |
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