JPH07120533A - 非常に高い周波数のフェーズロックループ用デジタルテスト技術 - Google Patents
非常に高い周波数のフェーズロックループ用デジタルテスト技術Info
- Publication number
- JPH07120533A JPH07120533A JP4190743A JP19074392A JPH07120533A JP H07120533 A JPH07120533 A JP H07120533A JP 4190743 A JP4190743 A JP 4190743A JP 19074392 A JP19074392 A JP 19074392A JP H07120533 A JPH07120533 A JP H07120533A
- Authority
- JP
- Japan
- Prior art keywords
- pll
- frequency
- phase
- interface
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 77
- 238000004891 communication Methods 0.000 claims abstract description 10
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 26
- 239000013078 crystal Substances 0.000 claims description 10
- 238000011084 recovery Methods 0.000 claims description 9
- 230000005284 excitation Effects 0.000 claims description 7
- 238000005070 sampling Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 6
- 238000012544 monitoring process Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000012937 correction Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims 2
- 238000001914 filtration Methods 0.000 claims 2
- 230000004913 activation Effects 0.000 claims 1
- 238000012545 processing Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 210000004556 brain Anatomy 0.000 abstract description 22
- 239000000284 extract Substances 0.000 abstract description 3
- 230000003595 spectral effect Effects 0.000 abstract description 3
- 101100191141 Arabidopsis thaliana PAP28 gene Proteins 0.000 description 12
- 238000005259 measurement Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000012800 visualization Methods 0.000 description 2
- 101100277795 Arabidopsis thaliana PFC1 gene Proteins 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 101001017254 Homo sapiens Myb-binding protein 1A Proteins 0.000 description 1
- 101000582992 Homo sapiens Phospholipid phosphatase-related protein type 5 Proteins 0.000 description 1
- 102100034005 Myb-binding protein 1A Human genes 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
Abstract
(57)【要約】 （修正有）
【目的】 非常に高い周波数のフェーズロックループ性
能パラメータのコスト効率的な包括的テストを与える。
ＰＬＬ性能パラメータを集積回路レベル及び通信ボード
レベルの両方においてテストする。 【構成】 デシタルテスト環境は、テスト中の装置（Ｄ
ＵＴ）２と、ブレイン即ちデジタルテスタ４と、リンク
６と、その他の装置８の四つの要素で構成される。ＤＵ
Ｔ２は高周波数ＰＬＬである。それは、リンク６と呼ば
れる双方向直列／並列バスを介してデジタルテスタ４へ
接続されている。デジタルテスタ４はインテリジェント
デジタルハードウエアであり、それはＤＵＴ２を特定の
形態とさせ且つＤＵＴ２からデータを抽出すると共に解
釈する。その他の装置８は、例えばオシロスコープ、パ
ターン発生器、又はＤＵＴ２へ接続したスペクトルアナ
ライザなどの一つ又はそれ以上の装置を有している。
能パラメータのコスト効率的な包括的テストを与える。
ＰＬＬ性能パラメータを集積回路レベル及び通信ボード
レベルの両方においてテストする。 【構成】 デシタルテスト環境は、テスト中の装置（Ｄ
ＵＴ）２と、ブレイン即ちデジタルテスタ４と、リンク
６と、その他の装置８の四つの要素で構成される。ＤＵ
Ｔ２は高周波数ＰＬＬである。それは、リンク６と呼ば
れる双方向直列／並列バスを介してデジタルテスタ４へ
接続されている。デジタルテスタ４はインテリジェント
デジタルハードウエアであり、それはＤＵＴ２を特定の
形態とさせ且つＤＵＴ２からデータを抽出すると共に解
釈する。その他の装置８は、例えばオシロスコープ、パ
ターン発生器、又はＤＵＴ２へ接続したスペクトルアナ
ライザなどの一つ又はそれ以上の装置を有している。
Description
【０００１】
【産業上の利用分野】本発明は、高周波数デジタルフェ
ーズロックループ（ＰＬＬ）用のデジタルテストシステ
ムに関するものである。
ーズロックループ（ＰＬＬ）用のデジタルテストシステ
ムに関するものである。
【０００２】
【従来の技術】本発明は、「高周波数制御システム用デ
ジタル直列ループフィルタ」という名称の米国特許出願
（代理人番号８３３２−２８３）と、「高周波数フェー
ズロックループ用デジタル符号付き位相−周波数変換
器」という名称の米国特許出願（出願番号第０７／６８
１，０９５号）と、位相検知器を記載した米国特許出願
（代理人番号Ａ５３９６４）と、位相エラープロセサを
記載した米国特許出願（代理人番号Ａ５４７６４）と、
周波数制御オシレータを記載した米国特許出願（代理人
番号Ａ５３９６３）とに関連している。
ジタル直列ループフィルタ」という名称の米国特許出願
（代理人番号８３３２−２８３）と、「高周波数フェー
ズロックループ用デジタル符号付き位相−周波数変換
器」という名称の米国特許出願（出願番号第０７／６８
１，０９５号）と、位相検知器を記載した米国特許出願
（代理人番号Ａ５３９６４）と、位相エラープロセサを
記載した米国特許出願（代理人番号Ａ５４７６４）と、
周波数制御オシレータを記載した米国特許出願（代理人
番号Ａ５３９６３）とに関連している。
【０００３】非常に高い周波数においてのＰＬＬの動的
性能パラメータのテストは、サブナノ秒においての時間
測定を必要とする（例えば、１２５ＭＨｚのＰＬＬ用の
クロックジッターは０．７５ｎｓのオーダーである）。
分解能が制限されているために、ほとんどの自動テスト
装置はこの様な測定を行なうことは不可能である。この
ことは、コンポーネントレベルにおいて又はボードレベ
ルにおいての高周波数ＰＬＬ性能パラメータの動的テス
トをほとんどの製造業者に対して価格の高いものとして
いた。更に、これらの製品が価格上競争力があるものと
するためには大量のテストを行なうことは困難なものと
考えられていた。従って、業界における一般的なアプロ
ーチは、集積回路レベルにおいてのＡＣ／ＤＣテスト及
びボードレベルにおいての制限された機能テストを行な
う「設計上保証された」ものを使用するものであった。
性能パラメータのテストは、サブナノ秒においての時間
測定を必要とする（例えば、１２５ＭＨｚのＰＬＬ用の
クロックジッターは０．７５ｎｓのオーダーである）。
分解能が制限されているために、ほとんどの自動テスト
装置はこの様な測定を行なうことは不可能である。この
ことは、コンポーネントレベルにおいて又はボードレベ
ルにおいての高周波数ＰＬＬ性能パラメータの動的テス
トをほとんどの製造業者に対して価格の高いものとして
いた。更に、これらの製品が価格上競争力があるものと
するためには大量のテストを行なうことは困難なものと
考えられていた。従って、業界における一般的なアプロ
ーチは、集積回路レベルにおいてのＡＣ／ＤＣテスト及
びボードレベルにおいての制限された機能テストを行な
う「設計上保証された」ものを使用するものであった。
【０００４】従って、ＰＬＬテスト用の改良した装置／
方法が提供されることが所望されている。
方法が提供されることが所望されている。
【０００５】
【課題を解決するための手段】本発明は、集積回路レベ
ル及び通信ボードレベルにおいて高周波数ＰＬＬ動的性
能のコスト効率的で包括的なテストを与えている。
ル及び通信ボードレベルにおいて高周波数ＰＬＬ動的性
能のコスト効率的で包括的なテストを与えている。
【０００６】本テストシステムは、ＰＬＬ内の多くの高
周波数ダイナミック（動的）信号を新世代のＰＬＬ及び
低コストデジタルテスタを使用して中間の速度のデジタ
ル信号へ変換している。これらのデジタル信号は、幾つ
かのオンチップ（ＰＬＬ）読取り／書込みポートを介し
てアクセスすることが可能であり、外部インテリジェン
トデジタル回路（デジタルテスタ）がＰＬＬ動的性能を
計算することを可能としている。測定システムにおける
低コストファクタ及び簡潔性も、本テストシステムをフ
ィールドサービス（即ち、現場におけるテスト）におけ
る最終製品へ適用することを可能としている。
周波数ダイナミック（動的）信号を新世代のＰＬＬ及び
低コストデジタルテスタを使用して中間の速度のデジタ
ル信号へ変換している。これらのデジタル信号は、幾つ
かのオンチップ（ＰＬＬ）読取り／書込みポートを介し
てアクセスすることが可能であり、外部インテリジェン
トデジタル回路（デジタルテスタ）がＰＬＬ動的性能を
計算することを可能としている。測定システムにおける
低コストファクタ及び簡潔性も、本テストシステムをフ
ィールドサービス（即ち、現場におけるテスト）におけ
る最終製品へ適用することを可能としている。
【０００７】従って、本発明の一実施例においては、複
数個の内部信号情報の通信を容易とするインターフェー
ス手段を有するＰＬＬと、前記ＰＬＬを特定の形態とし
且つそれからデータを抽出し且つ解釈するコントローラ
手段と、前記ＰＬＬを前記コントローラ手段へ接続する
通信手段と、複数個のテストパターンを発生し且つ前記
ＰＬＬへ接続されるテスト結果をモニタする手段とを有
する非常に高い周波数のＰＬＬ用のデジタルテストシス
テムを提供している。
数個の内部信号情報の通信を容易とするインターフェー
ス手段を有するＰＬＬと、前記ＰＬＬを特定の形態とし
且つそれからデータを抽出し且つ解釈するコントローラ
手段と、前記ＰＬＬを前記コントローラ手段へ接続する
通信手段と、複数個のテストパターンを発生し且つ前記
ＰＬＬへ接続されるテスト結果をモニタする手段とを有
する非常に高い周波数のＰＬＬ用のデジタルテストシス
テムを提供している。
【０００８】本発明は、更に、一実施例によれば、非常
に高い周波数の動的ＰＬＬ性能パラメータをデジタル的
にテストする方法が提供されている。本方法は、ＰＬＬ
内のインターフェースを介してＰＬＬを選択したモード
の形態とさせ、ＰＬＬの入力端子へデジタル入力パター
ンを印加し、前記インターフェースを介して複数個のＰ
ＬＬ内部信号情報へアクセスし、通信手段を介してデジ
タルテスタにより内部信号情報を抽出し且つ解釈する、
上記各ステップを有している。
に高い周波数の動的ＰＬＬ性能パラメータをデジタル的
にテストする方法が提供されている。本方法は、ＰＬＬ
内のインターフェースを介してＰＬＬを選択したモード
の形態とさせ、ＰＬＬの入力端子へデジタル入力パター
ンを印加し、前記インターフェースを介して複数個のＰ
ＬＬ内部信号情報へアクセスし、通信手段を介してデジ
タルテスタにより内部信号情報を抽出し且つ解釈する、
上記各ステップを有している。
【０００９】
【実施例】本発明のデジタルテスト環境は四つの要素を
有しており、即ちテスト中の装置（ＤＵＴ）２と、ブレ
イン即ちデジタルテスタ４と、リンク６と、その他の装
置８である。図１は、これらの要素の間の相互接続状態
を示している。ＤＵＴ２は高周波数ＰＬＬである。それ
は、リンク６と呼ばれる双方向直列／並列バスを介して
デジタルテスタ４へ接続されている。デジタルテスタ４
はインテリジェントデジタルハードウエアであり、それ
はＤＵＴ２を特定の形態とさせ且つＤＵＴ２からデータ
を抽出すると共に解釈する。その他の装置８は、例えば
オシロスコープ、パターン発生器、又はＤＵＴ２へ接続
したスペクトルアナライザなどの一つ又はそれ以上の装
置を有している。
有しており、即ちテスト中の装置（ＤＵＴ）２と、ブレ
イン即ちデジタルテスタ４と、リンク６と、その他の装
置８である。図１は、これらの要素の間の相互接続状態
を示している。ＤＵＴ２は高周波数ＰＬＬである。それ
は、リンク６と呼ばれる双方向直列／並列バスを介して
デジタルテスタ４へ接続されている。デジタルテスタ４
はインテリジェントデジタルハードウエアであり、それ
はＤＵＴ２を特定の形態とさせ且つＤＵＴ２からデータ
を抽出すると共に解釈する。その他の装置８は、例えば
オシロスコープ、パターン発生器、又はＤＵＴ２へ接続
したスペクトルアナライザなどの一つ又はそれ以上の装
置を有している。
【００１０】図２はＤＵＴ２ＰＬＬの詳細を示した本発
明のブロック図である。ＤＵＴ２ＰＬＬは以下の如きブ
ロックを有しており、それらは、好適実施例において
は、単一のダイ上に集積回路として形成される。光学レ
シーバ９は例えば１２５Ｍビット／ｓの光学入力を受取
り且つそれをその出力端において電気的デジタル信号Ｄ
ｉｎへ変換する。位相検知器１０はデジタル入力信号Ｄ
ｉｎ及びＰＬＬクロック信号Ｐ_ＣＬＫを受取り且つそ
れら二つの信号の間の位相エラーを決定する。位相エラ
ープロセサ（ＰＥＰ）１２はこの位相情報（ＰＤ１及び
ＰＤ２において）受取り且つ位相エラー情報を担持する
二つの直列デジタル信号（Ｕｐ／Ｄｏｗｎ及びＤａｔａ
_Ｖａｌｉｄ）を発生する。デジタルループフィルタ１
４は、ＰＥＰ１２と、位相エラーを表わす周波数ｆｍを
持った三つの等しい位相間隔の低周波数制御信号を発生
する位相−周波数変換器（ＰＦＣ）１６との間のインタ
ーフェースを与えている。周波数制御オシレータ（ＦＣ
Ｏ）１８はＰＦＣ１６出力及びローカルクリスタルオシ
レータ回路１７により発生された三つの等しい位相間隔
のクロック信号を受取り、ＰＬＬフェーズロッククロッ
クＰＬＬ_ＣＬＫを発生する。二進回路２０はＰＬＬ_Ｃ
ＬＫ信号（ＦＣＯ１８出力）を受取り且つＰ_ＣＬＫ信
号に対し５０％のデューティサイクルを確保するＰ_Ｃ
ＬＫ信号を発生する。本装置は、更に、Ｉ／Ｏコントロ
ーラ２２を有しており、それはテスタ４とＤＵＴ２との
間のインターフェースとして作用する。ＤＵＴ２ＰＬＬ
は、異なった回路ブロックとデジタルテスタ４との間の
デジタルテストデータを通信するための読取り／書込み
可能手段を与えている。例えば、図２内のＤＵＴＰＬＬ
２は以下の三つのポートを有している。即ち、ループ形
態ポート（ＬＣＰ）２４と、周波数アクセスポート（Ｆ
ＡＰ）２６と、位相アクセスポート（ＰＡＰ）２８であ
る。この様なデジタルＰＬＬの一例は、「高周波数制御
システム用デジタル直列ループフィルタ」という米国特
許出願（代理人番号８３３２−２８３）に記載されてお
り、以下の説明においてはＤＰＬＬと呼称する。
明のブロック図である。ＤＵＴ２ＰＬＬは以下の如きブ
ロックを有しており、それらは、好適実施例において
は、単一のダイ上に集積回路として形成される。光学レ
シーバ９は例えば１２５Ｍビット／ｓの光学入力を受取
り且つそれをその出力端において電気的デジタル信号Ｄ
ｉｎへ変換する。位相検知器１０はデジタル入力信号Ｄ
ｉｎ及びＰＬＬクロック信号Ｐ_ＣＬＫを受取り且つそ
れら二つの信号の間の位相エラーを決定する。位相エラ
ープロセサ（ＰＥＰ）１２はこの位相情報（ＰＤ１及び
ＰＤ２において）受取り且つ位相エラー情報を担持する
二つの直列デジタル信号（Ｕｐ／Ｄｏｗｎ及びＤａｔａ
_Ｖａｌｉｄ）を発生する。デジタルループフィルタ１
４は、ＰＥＰ１２と、位相エラーを表わす周波数ｆｍを
持った三つの等しい位相間隔の低周波数制御信号を発生
する位相−周波数変換器（ＰＦＣ）１６との間のインタ
ーフェースを与えている。周波数制御オシレータ（ＦＣ
Ｏ）１８はＰＦＣ１６出力及びローカルクリスタルオシ
レータ回路１７により発生された三つの等しい位相間隔
のクロック信号を受取り、ＰＬＬフェーズロッククロッ
クＰＬＬ_ＣＬＫを発生する。二進回路２０はＰＬＬ_Ｃ
ＬＫ信号（ＦＣＯ１８出力）を受取り且つＰ_ＣＬＫ信
号に対し５０％のデューティサイクルを確保するＰ_Ｃ
ＬＫ信号を発生する。本装置は、更に、Ｉ／Ｏコントロ
ーラ２２を有しており、それはテスタ４とＤＵＴ２との
間のインターフェースとして作用する。ＤＵＴ２ＰＬＬ
は、異なった回路ブロックとデジタルテスタ４との間の
デジタルテストデータを通信するための読取り／書込み
可能手段を与えている。例えば、図２内のＤＵＴＰＬＬ
２は以下の三つのポートを有している。即ち、ループ形
態ポート（ＬＣＰ）２４と、周波数アクセスポート（Ｆ
ＡＰ）２６と、位相アクセスポート（ＰＡＰ）２８であ
る。この様なデジタルＰＬＬの一例は、「高周波数制御
システム用デジタル直列ループフィルタ」という米国特
許出願（代理人番号８３３２−２８３）に記載されてお
り、以下の説明においてはＤＰＬＬと呼称する。
【００１１】ＤＰＬＬのループフィルタ１４はスカラー
回路と、積分器回路と、１ポール／１ゼロデジタルルー
プフィルタをエミュレートする加算回路とを有してい
る。スカラー回路を介しての信号経路は比例経路と呼ば
れ、且つ積分器を介しての信号経路は積分経路と呼ばれ
る。該ループフィルタは、更に、ループ形態回路を有し
ており、それは、デジタルテスタ４プログラムに応答し
且つＬＣＰ２４を介してＤＵＴ２のループタイプを特定
の形態とさせる。例えば、ＤＰＬＬはテストモードにお
いて八つの異なったタイプのループ形態を与える（即
ち、閉ループ、開ループ、及びイネーブル／ディスエー
ブル比例／積分経路の八つの異なった組合わせであり以
下の表１に示してある）。比例経路の出力及び積分経路
の入力及び出力の両方はＬＣＰ２４を介してイネーブル
又はディスエーブルさせることが可能である。
回路と、積分器回路と、１ポール／１ゼロデジタルルー
プフィルタをエミュレートする加算回路とを有してい
る。スカラー回路を介しての信号経路は比例経路と呼ば
れ、且つ積分器を介しての信号経路は積分経路と呼ばれ
る。該ループフィルタは、更に、ループ形態回路を有し
ており、それは、デジタルテスタ４プログラムに応答し
且つＬＣＰ２４を介してＤＵＴ２のループタイプを特定
の形態とさせる。例えば、ＤＰＬＬはテストモードにお
いて八つの異なったタイプのループ形態を与える（即
ち、閉ループ、開ループ、及びイネーブル／ディスエー
ブル比例／積分経路の八つの異なった組合わせであり以
下の表１に示してある）。比例経路の出力及び積分経路
の入力及び出力の両方はＬＣＰ２４を介してイネーブル
又はディスエーブルさせることが可能である。
【００１２】 表１ テスト ループ 積 分 モード タイプ 比例出力 入 力 出 力 典型的使用例 ０ 閉 イネーブル イネーブル イネーブル 通 常 １ 閉 イネーブル − イネーブル 比例テスト ２ 開 − − イネーブル 積分テスト ３ 開 − − − ＦＣＯテスト ４ 開 イネーブル（−） − − ループフィルタ テスト ５ 開 イネーブル（＋） − − 〃 ６ 開 − イネーブル（−）イネーブル 〃 ７ 開 − イネーブル（＋）イネーブル 〃 注：‘−’＝ディスエーブル ‘イネーブル（−）’＝イネーブル及び下方向へ強制 ‘イネーブル（＋）’＝イネーブル及び上方向へ強制 ーＤＰＬＬループフィルタのデジタル積分器の出力は、
ローカルクロックとＤＰＬＬへの入力データ（Ｄｉｎ）
との間の周波数差を反映している。積分信号の内容は、
ＦＡＰ２６を介してアクセス可能であり、それを介し
て、デジタルテスタ４は、例えば、全部で２５６個のス
テップを有する二進ステップ当り１２５ＭＨｚの１．３
ｐｐｍの周波数分解能でＰ_ＣＬＫの周波数をマイクロ
ステップ動作するか又はエラー周波数を読取ることが可
能である。ＰＡＰ２８は、デジタル形態においてＰＦＣ
１６の低周波数出力信号を反映し、それはＦＣＯ１８の
高周波数出力の位相設定を決定する。ＰＡＰ２８の内容
は、ＰＦＣ１６の鋸歯状カウントパターンのデジタルカ
ウントを表わしており、それはＰＦＣ１６の三相三角形
アナログ波形の出力周波数を決定する。図３ａは代表的
なＰＡＰ２８の読みを示しており、且つ図３ｂは時間に
対してプロットした対応するＰＦＣ１６の出力波形を示
している。二進回路のために、ＰＦＣ１６出力波形の二
サイクルがＦＣＯ１８から派生されたＰ_ＣＬＫの１サ
イクルに対応している。ＰＡＰ２８を介して、デジタル
テスタ４は、Ｐ_ＣＬＫの位相設定を読取ることが可能
であるか、又は例えば、全部で１９２個のステップを有
する二進ステップ当り４２ｐｓの位相分解能を有するＰ
_ＣＬＫの位相をマイクロステップ動作することが可能
である。
ローカルクロックとＤＰＬＬへの入力データ（Ｄｉｎ）
との間の周波数差を反映している。積分信号の内容は、
ＦＡＰ２６を介してアクセス可能であり、それを介し
て、デジタルテスタ４は、例えば、全部で２５６個のス
テップを有する二進ステップ当り１２５ＭＨｚの１．３
ｐｐｍの周波数分解能でＰ_ＣＬＫの周波数をマイクロ
ステップ動作するか又はエラー周波数を読取ることが可
能である。ＰＡＰ２８は、デジタル形態においてＰＦＣ
１６の低周波数出力信号を反映し、それはＦＣＯ１８の
高周波数出力の位相設定を決定する。ＰＡＰ２８の内容
は、ＰＦＣ１６の鋸歯状カウントパターンのデジタルカ
ウントを表わしており、それはＰＦＣ１６の三相三角形
アナログ波形の出力周波数を決定する。図３ａは代表的
なＰＡＰ２８の読みを示しており、且つ図３ｂは時間に
対してプロットした対応するＰＦＣ１６の出力波形を示
している。二進回路のために、ＰＦＣ１６出力波形の二
サイクルがＦＣＯ１８から派生されたＰ_ＣＬＫの１サ
イクルに対応している。ＰＡＰ２８を介して、デジタル
テスタ４は、Ｐ_ＣＬＫの位相設定を読取ることが可能
であるか、又は例えば、全部で１９２個のステップを有
する二進ステップ当り４２ｐｓの位相分解能を有するＰ
_ＣＬＫの位相をマイクロステップ動作することが可能
である。
【００１３】デジタルテスタ４はインテリジェントデジ
タルコントローラ回路であり、それはＬＣＰ２４を介し
てＤＵＴ２のループタイプを特定の形態とさせ、且つＦ
ＡＰ２６及びＰＡＰ２８を介してＤＵＴ２からデータを
抽出し且つ解釈することによりテストを実施する。デジ
タルテスタ４は、適用環境に依存して以下の形態のうち
の何れか一つとすることが可能である。例えば、デジタ
ルテスタ４は、ネットワークサービスのために又は低コ
ストの研究室での工学的セットアップ用に使用すること
の可能なマルチデジットディスプレイ及びキーボードを
有する形態型のマイクロプロセサをベースとしたコント
ローラとすることが可能である。性能を向上させるため
により強力なコンピュータへの接続は、データのプレゼ
ンテーション又はデータの記録のために別の実施例にお
いて使用される。別の変形例は、ボードレベルの外向け
視覚化又は装置の特性化を実施するためにマイクロ／ミ
ニコンピュータを使用することである。ボードレベル製
品用のオンボードマイクロプロセサは、現場での遠隔診
断及びネットワークのメインテナンスのためのマージン
テストを実施するための幾つかの実施例において使用さ
れる。最後に、デジタルテスタ４は、集積回路レベル及
びボードレベル外向け視覚化テストにおいて向上させた
ＰＬＬ動的性能テストのための多くのデジタル自動テス
タの何れか一つとすることが可能である。
タルコントローラ回路であり、それはＬＣＰ２４を介し
てＤＵＴ２のループタイプを特定の形態とさせ、且つＦ
ＡＰ２６及びＰＡＰ２８を介してＤＵＴ２からデータを
抽出し且つ解釈することによりテストを実施する。デジ
タルテスタ４は、適用環境に依存して以下の形態のうち
の何れか一つとすることが可能である。例えば、デジタ
ルテスタ４は、ネットワークサービスのために又は低コ
ストの研究室での工学的セットアップ用に使用すること
の可能なマルチデジットディスプレイ及びキーボードを
有する形態型のマイクロプロセサをベースとしたコント
ローラとすることが可能である。性能を向上させるため
により強力なコンピュータへの接続は、データのプレゼ
ンテーション又はデータの記録のために別の実施例にお
いて使用される。別の変形例は、ボードレベルの外向け
視覚化又は装置の特性化を実施するためにマイクロ／ミ
ニコンピュータを使用することである。ボードレベル製
品用のオンボードマイクロプロセサは、現場での遠隔診
断及びネットワークのメインテナンスのためのマージン
テストを実施するための幾つかの実施例において使用さ
れる。最後に、デジタルテスタ４は、集積回路レベル及
びボードレベル外向け視覚化テストにおいて向上させた
ＰＬＬ動的性能テストのための多くのデジタル自動テス
タの何れか一つとすることが可能である。
【００１４】リンク６はＤＵＴ２をデジタルテスタ４へ
接続している。データの流れは双方向であり且つ直列的
又は並列的の何れかとすることが可能である。例えば、
ＤＰＬＬの場合には、リンク６は、一実施例において、
８ビット並列スタンダードマイクロプロセサバスであ
る。
接続している。データの流れは双方向であり且つ直列的
又は並列的の何れかとすることが可能である。例えば、
ＤＰＬＬの場合には、リンク６は、一実施例において、
８ビット並列スタンダードマイクロプロセサバスであ
る。
【００１５】動的ＰＬＬ性能パラメータを測定する幾つ
かの特定のテスト例について以下に説明する。以下のテ
ストに対しての構成はＤＵＴ２としてＤＰＬＬを使用す
る。テスト目的のために必要な情報を与える手段と共に
構成されたその他の高周波数ＰＬＬ製品は、この構成で
テストすることが可能である。
かの特定のテスト例について以下に説明する。以下のテ
ストに対しての構成はＤＵＴ２としてＤＰＬＬを使用す
る。テスト目的のために必要な情報を与える手段と共に
構成されたその他の高周波数ＰＬＬ製品は、この構成で
テストすることが可能である。
【００１６】高周波数クロック回復ＰＬＬのより重要な
性能パラメータのうちの一つは回復クロック（ＲＸＣ）
ジッターである。ＲＸＣジッターは、通常、アナログア
プローチを使用し、オシロスコープを使用してエッジ遷
移の分布をモニタするか、又は位相メーターを使用して
時間に関しての最小及び最大のエッジ遷移を追従するこ
とにより測定される。ほとんどの自動テスタの分解能は
制限されているので、外向けテスタにおいてこのパラメ
ータを測定することは極めて困難であった。本発明は、
ＲＸＣジッターを測定するためにデジタルテストアプロ
ーチを与えることによりこの問題を解消している。ＲＸ
ＣはＤＰＬＬの一つの出力であり且つ通常のＰＬＬ動作
期間中に得られる。ＲＸＣジッターを測定するために、
最初に、デジタルテスタ４がＤＰＬＬループフィルタを
ＬＣＰ２４を介して通常の動作モード（即ち、表１にお
けるテストモード０）に設定する。次いで、予め条件付
けした入力データパターンをＰＬＬ用のＤＰＬＬ入力端
（図２におけるＤｉｎ入力端）へ印加し、位相ロック状
態とさせる。次いで、デジタルテスタ４がＦＡＰ２６レ
ジスタの内容をポールし、Ｄｉｎとローカルクリスタル
により発生されたローカルクロックとの間の周波数差を
読取る。精度を向上させるためには、デジタルテスタ４
がＦＡＰ２６の幾つかの読みを平均化する。ＦＡＰ２６
の平均の読みに基づいて、デジタルテスタ４がＰＦＣ１
６の予定出力周波数（ｆｍ）を計算する。理想的な条件
下において（即ち、ノイズのない状態）、この計算した
結果は、ＰＦＣ１６の出力信号をデジタル形態で表わす
ＰＡＰ２８の読みとマッチ即ち一致する。ノイズ条件下
においては、ＲＸＣ（即ちフェーズロッククロックＰ_
ＣＬＫ）ジッターはＰＦＣ１６出力波形における歪によ
り反映される。次いで、デジタルテスタ４がＰＡＰ２８
をポールして、Ｐ_ＣＬＫの瞬間的な位相設定を反映す
るＰＦＣ１６出力の実際の瞬間的位相を読取る。測定し
たＰＡＰ２８読みと予測ＰＡＰ２８内容との間の差を計
算することにより、ピーク−ピークジッターを、差にお
いてステップ当り４２ｐｓの分解能で測定することが可
能である。図４はこのプロセスを示している。図４ａ
は、上側の波形において予測ＰＡＰ２８内容（オシロス
コープ上でモニタするためにデジタル・アナログ変換の
後）を示しており、且つ下側の波形において対応するＰ
ＦＣ１６アナログ出力波形を示している。図４ｂは対応
するアナログ出力を有する実際のＰＡＰ２８読み（ノイ
ズを有している）を示している。又、図４ｃはＲＸＣジ
ッターを示している。
性能パラメータのうちの一つは回復クロック（ＲＸＣ）
ジッターである。ＲＸＣジッターは、通常、アナログア
プローチを使用し、オシロスコープを使用してエッジ遷
移の分布をモニタするか、又は位相メーターを使用して
時間に関しての最小及び最大のエッジ遷移を追従するこ
とにより測定される。ほとんどの自動テスタの分解能は
制限されているので、外向けテスタにおいてこのパラメ
ータを測定することは極めて困難であった。本発明は、
ＲＸＣジッターを測定するためにデジタルテストアプロ
ーチを与えることによりこの問題を解消している。ＲＸ
ＣはＤＰＬＬの一つの出力であり且つ通常のＰＬＬ動作
期間中に得られる。ＲＸＣジッターを測定するために、
最初に、デジタルテスタ４がＤＰＬＬループフィルタを
ＬＣＰ２４を介して通常の動作モード（即ち、表１にお
けるテストモード０）に設定する。次いで、予め条件付
けした入力データパターンをＰＬＬ用のＤＰＬＬ入力端
（図２におけるＤｉｎ入力端）へ印加し、位相ロック状
態とさせる。次いで、デジタルテスタ４がＦＡＰ２６レ
ジスタの内容をポールし、Ｄｉｎとローカルクリスタル
により発生されたローカルクロックとの間の周波数差を
読取る。精度を向上させるためには、デジタルテスタ４
がＦＡＰ２６の幾つかの読みを平均化する。ＦＡＰ２６
の平均の読みに基づいて、デジタルテスタ４がＰＦＣ１
６の予定出力周波数（ｆｍ）を計算する。理想的な条件
下において（即ち、ノイズのない状態）、この計算した
結果は、ＰＦＣ１６の出力信号をデジタル形態で表わす
ＰＡＰ２８の読みとマッチ即ち一致する。ノイズ条件下
においては、ＲＸＣ（即ちフェーズロッククロックＰ_
ＣＬＫ）ジッターはＰＦＣ１６出力波形における歪によ
り反映される。次いで、デジタルテスタ４がＰＡＰ２８
をポールして、Ｐ_ＣＬＫの瞬間的な位相設定を反映す
るＰＦＣ１６出力の実際の瞬間的位相を読取る。測定し
たＰＡＰ２８読みと予測ＰＡＰ２８内容との間の差を計
算することにより、ピーク−ピークジッターを、差にお
いてステップ当り４２ｐｓの分解能で測定することが可
能である。図４はこのプロセスを示している。図４ａ
は、上側の波形において予測ＰＡＰ２８内容（オシロス
コープ上でモニタするためにデジタル・アナログ変換の
後）を示しており、且つ下側の波形において対応するＰ
ＦＣ１６アナログ出力波形を示している。図４ｂは対応
するアナログ出力を有する実際のＰＡＰ２８読み（ノイ
ズを有している）を示している。又、図４ｃはＲＸＣジ
ッターを示している。
【００１７】採取時間は別の重要なＰＬＬ性能パラメー
タである。ＤＰＬＬ内の光学レシーバ回路が、ＰＡＰ２
８レジスタの１ビットとして伝送媒体内のデータエネル
ギの存在を表わす信号検知（ＳＤ）信号を発生する。採
取時間を測定するために、最初に、デジタルテスタ４は
ループ形態をＬＣＰ２４を介して通常のＰＬＬ動作（テ
ストモード０）に設定する。次いで、バーストデータパ
ターンをＤＰＬＬ入力端（Ｄｉｎ）へ印加する。デジタ
ルテスタ４がＰＡＰ２８レジスタ内のＳＤをポールし且
つ、ＳＤがアクティブ即ち活性状態となるとタイマーを
開始させる。周波数採取時間を測定するために、デジタ
ルテスタ４は、入力データとローカルクロックとの間の
周波数差が安定化し、ＰＬＬが周波数ロック状態となる
ことを表わすまで、ＦＡＰ２６レジスタをポールする。
時間ＳＤがアクティブとなってから安定なＦＡＰ２６の
読みが得られる時間の間の間隔が採取時間である。図５
は、上側にバースト入力信号（Ｄｉｎ）を示しており、
ＳＤを真ん中に示しており、且つＦＡＰ２６出力（オシ
ロスコープ上でモニタするためにデジタル・アナログ変
換した後の状態）を下側に示してある。更に、デジタル
テスタ４は、位相採取時間を測定するためにＰＡＰ２８
レジスタをポールすることが可能である。
タである。ＤＰＬＬ内の光学レシーバ回路が、ＰＡＰ２
８レジスタの１ビットとして伝送媒体内のデータエネル
ギの存在を表わす信号検知（ＳＤ）信号を発生する。採
取時間を測定するために、最初に、デジタルテスタ４は
ループ形態をＬＣＰ２４を介して通常のＰＬＬ動作（テ
ストモード０）に設定する。次いで、バーストデータパ
ターンをＤＰＬＬ入力端（Ｄｉｎ）へ印加する。デジタ
ルテスタ４がＰＡＰ２８レジスタ内のＳＤをポールし且
つ、ＳＤがアクティブ即ち活性状態となるとタイマーを
開始させる。周波数採取時間を測定するために、デジタ
ルテスタ４は、入力データとローカルクロックとの間の
周波数差が安定化し、ＰＬＬが周波数ロック状態となる
ことを表わすまで、ＦＡＰ２６レジスタをポールする。
時間ＳＤがアクティブとなってから安定なＦＡＰ２６の
読みが得られる時間の間の間隔が採取時間である。図５
は、上側にバースト入力信号（Ｄｉｎ）を示しており、
ＳＤを真ん中に示しており、且つＦＡＰ２６出力（オシ
ロスコープ上でモニタするためにデジタル・アナログ変
換した後の状態）を下側に示してある。更に、デジタル
テスタ４は、位相採取時間を測定するためにＰＡＰ２８
レジスタをポールすることが可能である。
【００１８】このシステムは外部又は内部励起でＤＰＬ
Ｌの周波数ステップ応答を測定することが可能である。
デジタルテスタ４は、最初に、該ループをＬＣＰ２４を
介して通常のＰＬＬ動作（テストモード０）の形態とさ
せる。外部励起は、ＰＬＬ２入力端（Ｄｉｎ）において
外部周波数ステップを必要とする。次いで、デジタルテ
スタ４が周波数回復用のＦＡＰ２６レジスタをポールす
る。図６は、デジタル・アナログ変換の後のＦＡＰ２６
の出力を示している。一方、周波数ステップ応答を測定
するより簡単な方法は、内部励起によるものである。連
続的なデータパターンをＰＬＬ２入力端（Ｄｉｎ）へ印
加する。ＰＬＬがロック状態となった後に、デジタルテ
スタ４が入力データとローカルクロックとの間の周波数
差に対しＦＡＰ２６を読取る。ステップ当り１．３ｐｐ
ｍのＦＡＰ２６スケーリング係数により割算した所望の
周波数ステップに等しい周波数オフセット値を、前記周
波数差値へ加算するか又はそれから減算する。その結果
得られる数値をＦＡＰ２６内に書込み、内部励起として
周波数ステップに等しい量だけＰ_ＣＬＫを変化させ
る。次いで、デジタルテスタ４は、周波数回復の表示と
して安定な値のためにＦＡＰ２６をポールする。
Ｌの周波数ステップ応答を測定することが可能である。
デジタルテスタ４は、最初に、該ループをＬＣＰ２４を
介して通常のＰＬＬ動作（テストモード０）の形態とさ
せる。外部励起は、ＰＬＬ２入力端（Ｄｉｎ）において
外部周波数ステップを必要とする。次いで、デジタルテ
スタ４が周波数回復用のＦＡＰ２６レジスタをポールす
る。図６は、デジタル・アナログ変換の後のＦＡＰ２６
の出力を示している。一方、周波数ステップ応答を測定
するより簡単な方法は、内部励起によるものである。連
続的なデータパターンをＰＬＬ２入力端（Ｄｉｎ）へ印
加する。ＰＬＬがロック状態となった後に、デジタルテ
スタ４が入力データとローカルクロックとの間の周波数
差に対しＦＡＰ２６を読取る。ステップ当り１．３ｐｐ
ｍのＦＡＰ２６スケーリング係数により割算した所望の
周波数ステップに等しい周波数オフセット値を、前記周
波数差値へ加算するか又はそれから減算する。その結果
得られる数値をＦＡＰ２６内に書込み、内部励起として
周波数ステップに等しい量だけＰ_ＣＬＫを変化させ
る。次いで、デジタルテスタ４は、周波数回復の表示と
して安定な値のためにＦＡＰ２６をポールする。
【００１９】Ｐ_ＣＬＫの位相ステップ直線性をチェッ
クすることが別の一般的なテストである。このテストの
ために、ＤＰＬＬを開ループモードの形態とさせ、従っ
てデジタルテスタ４は、最初に、ＤＰＬＬをテストモー
ド３に設定する。次いで、デジタルテスタ４は、２×１
９２位相ステップのうちの一つへＰ_ＣＬＫをプリセッ
トするＰＡＰ２８へ書込むことによりＦＣＯ１８出力位
相をマイクロステップ動作させる。オシロスコープを使
用して、隣接するステップの間の位相差は、デジタルテ
スタ４がＰＡＰ２８をステップ動作する際に測定するこ
とが可能である。各ステップに対し位相差データをエン
ターすることにより、位相ステップ直線性−位相ステッ
プの関係を、図７ａに示したＦＣＯ出力クロックのトレ
ースに対し図７ｂに示した如くにプロットすることが可
能である。
クすることが別の一般的なテストである。このテストの
ために、ＤＰＬＬを開ループモードの形態とさせ、従っ
てデジタルテスタ４は、最初に、ＤＰＬＬをテストモー
ド３に設定する。次いで、デジタルテスタ４は、２×１
９２位相ステップのうちの一つへＰ_ＣＬＫをプリセッ
トするＰＡＰ２８へ書込むことによりＦＣＯ１８出力位
相をマイクロステップ動作させる。オシロスコープを使
用して、隣接するステップの間の位相差は、デジタルテ
スタ４がＰＡＰ２８をステップ動作する際に測定するこ
とが可能である。各ステップに対し位相差データをエン
ターすることにより、位相ステップ直線性−位相ステッ
プの関係を、図７ａに示したＦＣＯ出力クロックのトレ
ースに対し図７ｂに示した如くにプロットすることが可
能である。
【００２０】ロック及びサイクルスリッピングを測定す
るために、ＤＰＬＬはトラッキング速度にセットし（テ
ストモード０において）、且つ入力データパターンが入
力端Ｄｉｎへ印加される。次いで、デジタルテスタ４が
継続的にＰＡＰ２８をポールし且つＰＦＣ１６出力信号
周波数ｆｍの周期に対する平均値を計算する。次いで、
デジタルテスタ４がｆｍ周期測定の一様性をチェックす
る。ｆｍの誤った読みはサイクルスリッピングを表わし
ており、且つ所定の時間期間に亘りサイクルスリッピン
グが存在しない場合には、ロック状態とされている。
るために、ＤＰＬＬはトラッキング速度にセットし（テ
ストモード０において）、且つ入力データパターンが入
力端Ｄｉｎへ印加される。次いで、デジタルテスタ４が
継続的にＰＡＰ２８をポールし且つＰＦＣ１６出力信号
周波数ｆｍの周期に対する平均値を計算する。次いで、
デジタルテスタ４がｆｍ周期測定の一様性をチェックす
る。ｆｍの誤った読みはサイクルスリッピングを表わし
ており、且つ所定の時間期間に亘りサイクルスリッピン
グが存在しない場合には、ロック状態とされている。
【００２１】ウインドトランケーション（切頭）及び静
的整合エラーが、最初にＤＰＬＬをテストモード０に設
定し且つトラッキング速度を選択することによりテスト
される。ＤＰＬＬローカルクリスタル周波数に同期され
た入力データパターンがＤｉｎ入力端へ印加される。次
いで、デジタルテスタ４がＰＡＰ２８をポールし且つ幾
つかの読みを平均化して精度を向上させる。次いで、Ｄ
ＰＬＬはテストモード３にセットされる（開ループ、積
分経路と比例経路の両方がディスエーブル即ち動作不能
状態とされる、表１参照）。デジタルテスタ４が、ＲＸ
Ｄが崩壊されたデータを示すまで、ＰＡＰ２８をステッ
プ動作させる。このプロセスは、又、反対の方向に対し
て繰返し行なわれる。位相直線性テストの結果に基づい
て、位相補正をこのテスト結果に適用することが可能で
ある。
的整合エラーが、最初にＤＰＬＬをテストモード０に設
定し且つトラッキング速度を選択することによりテスト
される。ＤＰＬＬローカルクリスタル周波数に同期され
た入力データパターンがＤｉｎ入力端へ印加される。次
いで、デジタルテスタ４がＰＡＰ２８をポールし且つ幾
つかの読みを平均化して精度を向上させる。次いで、Ｄ
ＰＬＬはテストモード３にセットされる（開ループ、積
分経路と比例経路の両方がディスエーブル即ち動作不能
状態とされる、表１参照）。デジタルテスタ４が、ＲＸ
Ｄが崩壊されたデータを示すまで、ＰＡＰ２８をステッ
プ動作させる。このプロセスは、又、反対の方向に対し
て繰返し行なわれる。位相直線性テストの結果に基づい
て、位相補正をこのテスト結果に適用することが可能で
ある。
【００２２】上述したものはどの様にして幾つかのＰＬ
Ｌ動的性能パラメータをテストするかの幾つかの例を示
しているに過ぎない。本発明のテストシステムは、種々
のテスト形態を変更したり結合させたりすることにより
その他のＰＬＬ性能パラメータの多くをテストすること
が可能である。以下の表２は、多くの適用例における典
型的なＰＬＬ回路の適切な機能性を確保するために必要
な種々のテスト及びそのテストを実施する場合の手順を
リストしている。
Ｌ動的性能パラメータをテストするかの幾つかの例を示
しているに過ぎない。本発明のテストシステムは、種々
のテスト形態を変更したり結合させたりすることにより
その他のＰＬＬ性能パラメータの多くをテストすること
が可能である。以下の表２は、多くの適用例における典
型的なＰＬＬ回路の適切な機能性を確保するために必要
な種々のテスト及びそのテストを実施する場合の手順を
リストしている。
【００２３】 表 ２ テスト テストモード 手 順 ＦＣＯクロック ２ ・ブレイン４をステップＦＡＰ２６へセッ スペクトル純粋性 ト ・スペクトルアナライザ（ＲＸＣへ接続さ れている）をセットしてＦＣＯ１８クロ ックスペクトル純粋性をチェック ・ＦＡＰのその他の設定に対して繰返し −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 周波数カウンタを使 ２ ・最大周波数（ｆｍ＝１６３ＫＨｚ）をＦ 用することのないク ＡＰ２６へ書込むためにブレイン４を設 リスタル周波数 定 ・数秒のインターバルに亘りＰＡＰ２８サ イクルをカウントするためにブレイン４ を設定 ・インターバルを計時するためにブレイン ４クリスタル（精度に対して較正済み） を使用 ・（測定したｆｍ×ＤＰＬＬスケーリング 係数）＝クリスタル周波数 ・（非揮発性メモリ＋オンボードＣＰＵ） クリスタル経年変化研究用 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ローカルクリスタル ０ ・ＤＰＬＬへ入力データを印加 と入力信号との間の ・ＦＡＰ２６を読取るためにブレイン４を 周波数差 設定 ・精度向上のために幾つかの読取りを平均 化するべくブレイン４を設定 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ロック範囲（比例経 １ ・ＤＰＬＬトラッキング速度選択 路） ・ＦＡＰ２６を中心位置決めするためにブ レイン４を設定 ・ＤＰＬＬへ入力データを印加 ・入力データ周波数を所望の限界へ変化 ・サイクルスリッピングを捜すためにブレ イン４を設定 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ロック範囲（比例及 ０ ・ＤＰＬＬトラッキング速度選択 び積分経路） ・ＤＰＬＬへ入力データを印加 ・入力データパターン周波数を所望の限界 へ変化 ・サイクルスリッピングを捜すためにブレ イン４を設定 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 入力周波数を固定し １ ・ＤＰＬＬトラッキング速度を最低の設定 た比例的ロック範囲 状態に設定 ・入力データをＤＰＬＬへ印加 ・ＦＡＰ２６を読取るためにブレイン４を 設定 ・精度を向上させるために幾つかの読取り を平均化するためにブレイン４を設定 ・ＦＡＰ２６を（平均ＦＡＰ読取り±デル タ周波数）へ書込むためにブレイン４を 設定 ・サイクルスリッピングを捜し出すために ブレイン４を設定 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 位相ステップ応答 ０ ・ＤＰＬＬトラッキング速度選択 ・入力データをＤＰＬＬへ印加 ・ＰＡＰ２８をポールし且つｆｍの符号及 びステップレートを計算するためにブレ イン４を設定 ・ＰＡＰ２８の読みを予測するためにブレ イン４を設定 ・ＰＡＰ２８をスリューするためにブレイ ン４を設定（位相不明確性を防止するた め） ・ＰＡＰ２８が（予測したＰＡＰ±デルタ 位相）に到達するまでブレイン４を停止 ・位相回復のためにＰＡＰ２８をポールす べくブレイン４を設定 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＤＰＬＬ論理迅速テ ４−７ ・ｆｍを読取るか、又は外部オシロスコー スト プ／周波数カウンタを使用してＲＸＣに おけるクロック信号をモニタするために ブレイン４を設定 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 従って、本発明は、集積回路レベル及び通信ボード上に
おいて非常に高い周波数のＰＬＬの評価及び大量のテス
トを行なうためのデジタルテストシステムを提供してい
る。
おいて非常に高い周波数のＰＬＬの評価及び大量のテス
トを行なうためのデジタルテストシステムを提供してい
る。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 テストシステムの基本的ブロック図。
【図２】 ＰＬＬの内部ブロック図を示した本発明のデ
ジタルテストシステムのブロック図。
ジタルテストシステムのブロック図。
【図３ａ】 位相アクセスポートレジスタの読みを示し
たグラフ図。
たグラフ図。
【図３ｂ】 図３ａの読みに対応する位相−周波数変換
器出力波形を示したグラフ図。
器出力波形を示したグラフ図。
【図４】 受信クロック（ＲＸＣ）ジッター測定に対す
る信号線図を示しており、（ａ）はノイズを有する測定
の場合であり、（ｂ）はノイズのない測定の場合であ
り、且つ（ｃ）は位相メーターにより測定されたＲＸＣ
ジッターである。
る信号線図を示しており、（ａ）はノイズを有する測定
の場合であり、（ｂ）はノイズのない測定の場合であ
り、且つ（ｃ）は位相メーターにより測定されたＲＸＣ
ジッターである。
【図５】 周波数採取時間測定に対するタイミング線
図。
図。
【図６】 ＰＬＬの周波数ステップ応答を示したグラフ
図。
図。
【図７ａ】 ＰＬＬ周波数制御オシレータ出力クロック
の重畳させたトレースを示したグラフ図。
の重畳させたトレースを示したグラフ図。
【図７ｂ】 周波数制御オシレータ用の位相ステップ直
線性プロットを示したグラフ図。
線性プロットを示したグラフ図。
２ テスト中の装置（ＤＵＴ） ４ ブレイン（デジタルテスタ） ６ リンク ８ その他の装置 ９ 光学レシーバ １０ 位相検知器 １２ 位相エラープロセサ（ＰＥＰ） １４ デジタルループフィルタ １６ 位相−周波数変換器（ＰＦＣ） １７ ローカルクリスタルオシレータ回路 １８ 周波数制御オシレータ（ＦＣＯ） ２０ 二進回路 ２２ Ｉ／Ｏコントローラ ２４ ループ形態ポート（ＬＣＰ） ２６ 周波数アクセスポート（ＦＡＰ） ２８ 位相アクセスポート（ＰＡＰ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｚ (72)発明者 ツン−キット チン アメリカ合衆国， カリフォルニア 95148， サン ノゼ， グレン ダンギ ャル ドライブ 2844
Claims (17)
- 【請求項１】 非常に高い周波数のダイナミックフェー
ズロックループ（ＰＬＬ）性能パラメータをテストする
デジタルテストシステムにおいて、複数個の内部テスト
情報の通信を容易とするインターフェース手段を有する
ＰＬＬが設けられており、前記ＰＬＬの形態を特定する
と共に前記ＰＬＬからデータを抽出し且つ解釈するコン
トローラ手段が設けられており、前記ＰＬＬを前記コン
トローラ手段へ接続する通信手段が設けられており、複
数個のテストパターンを発生し且つ前記ＰＬＬへ接続さ
れるテスト結果をモニタする手段が設けられていること
を特徴とするテストシステム。 - 【請求項２】 請求項１において、前記ＰＬＬが、 高周波数入力信号を受取るためのレシーバ回路、 前記レシーバ回路を介して前記入力信号を受取るための
第一入力端とループクロック信号を受取るための第二入
力端とを具備しており前記入力信号と前記ループクロッ
ク信号との間の位相エラー値を決定する位相検知器、 前記位相検知器からの前記位相エラー値を受取り且つ前
記位相エラー値をデジタルフィルタ処理の準備ができて
いる二つの直列信号へ変換する位相エラープロセサ、 前記位相エラープロセサ出力と二つの出力とを受取るた
めの二つの入力端を具備しておりプログラム可能なルー
プ変数を有すると共に前記直列信号のパルス密度を処理
することにより前記直列信号をフィルタ処理するデジタ
ル直列ループフィルタ、 前記デジタル直列ループフィルタ出力を受取るための二
つの入力端を具備しており出力端において前記フィルタ
出力信号から周波数をベースとした信号を発生する位相
−周波数変換器、 ローカルクロック信号を発生するオシレータ回路、 前記位相−周波数変換器出力及び前記ローカルクロック
信号を受取り且つ前記ループクロック信号を発生する周
波数制御オシレータとそれに続く二進回路、 マルチビット双方向バスを介してマイクロプロセサと前
記デジタルループフィルタと前記位相−周波数変換器と
の間のインターフェースを容易とさせる入力／出力コン
トローラ、を有することを特徴とするテストシステム。 - 【請求項３】 請求項２において、前記デジタル直列ル
ープフィルタが、更に、 前記ＰＬＬのループタイプの形態を特定するために前記
ループフィルタへのアクセスを与えるループ形態インタ
ーフェース、 ローカルクリスタルと前記ＰＬＬへの入力信号との間の
周波数差を読取るため又は電圧制御オシレータ又は前記
ＰＬＬの周波数制御オシレータの自走周波数をマイクロ
ステップ動作するために前記ループフィルタへのアクセ
スを与える周波数アクセス読取り／書込みインターフェ
ース手段、を有することを特徴とするテストシステム。 - 【請求項４】 請求項２において、前記位相−周波数変
換器が、更に、 電圧制御オシレータ（ＶＣＯ）又はＰＬＬの周波数制御
オシレータ（ＦＣＯ）の何れかの複数個の位相設定を読
取るため又は前記ＶＣＯ又はＦＣＯの位相をマイクロス
テップ動作させるために前記位相−周波数変換器へのア
クセスを与える位相アクセス読取り／書込みインターフ
ェース、を有することを特徴とするテストシステム。 - 【請求項５】 請求項１において、前記コントローラ手
段がマイクロプロセサをベースとしたコントローラであ
ることを特徴とするテストシステム。 - 【請求項６】 請求項１において、前記通信手段が双方
向並列マルチビットバスであることを特徴とするテスト
システム。 - 【請求項７】 請求項２において、前記ＰＬＬが単一の
半導体ダイ上に製造されていることを特徴とするテスト
システム。 - 【請求項８】 非常に高い周波数のダイナミックフェー
ズロックループ（ＰＬＬ）性能パラメータをデジタル的
にテストする方法において、前記ＰＬＬを前記ＰＬＬ内
のインターフェースを介して選択したモードに特定の形
態とさせ、前記ＰＬＬの入力端子へデジタル入力パター
ンを印加し、前記インターフェースを介して前記ＰＬＬ
内部信号情報をアクセスし、通信手段を介してデジタル
テスタにより前記内部信号情報を抽出し且つ解釈する、
上記各ステップを有することを特徴とする方法。 - 【請求項９】 請求項８において、前記ＰＬＬを前記Ｐ
ＬＬ内のインターフェースを介して選択したモードに前
記ＰＬＬを特定の形態とするステップが、前記インター
フェースのループ形態ポートを介して前記ＰＬＬを選択
したモードへ特定の形態とするステップを有することを
特徴とする方法。 - 【請求項１０】 請求項８において、前記インターフェ
ースを介して前記ＰＬＬ内部信号情報をアクセスするス
テップが、前記インターフェースの位相ポートを介して
ＰＬＬ位相情報をアクセスし、且つ前記インターフェー
スの周波数ポートを介してＰＬＬ周波数情報をアクセス
する、上記各ステップを有することを特徴とする方法。 - 【請求項１１】 前記ＰＬＬの回復クロックジッターを
デジタル的にテストする請求項８の方法において、 （ａ）前記ＰＬＬを特定の形態とするステップが前記イ
ンターフェースのループ形態ポートを介してＰＬＬルー
プフィルタを通常の動作モード用の特定の形態とするス
テップであり、 （ｂ）前記デジタルテスタを介して前記ＰＬＬ内部信号
情報にアクセスし、抽出し且つ解釈するステップが、 （１）前記インターフェースの周波数ポートを介して入
力データとＰＬＬローカルクロック信号との間の周波数
差を読取り、 （２）前記周波数差に基づいてＰＬＬ位相−周波数変換
器の予定される出力周波数を計算し、 （３）前記インターフェースの位相ポートを介して前記
位相−周波数変換器の実際の出力周波数を読取り、 （４）前記実際の出力周波数と前記予定の出力周波数と
の間の差を計算することにより回復クロックのピーク−
ピークジッターを測定する、上記各ステップを有するこ
とを特徴とする方法。 - 【請求項１２】 ＰＬＬの採取時間をデジタル的にテス
トする請求項８の方法において、 （ａ）前記ＰＬＬを特定の形態とするステップが前記イ
ンターフェースのループ形態ポートを介して前記ＰＬＬ
のループフィルタを通常動作モード用の特定の形態とす
るステップであり、 （ｂ）前記ＰＬＬの入力端子を介してデジタル入力パタ
ーンを印加するステップがバーストデータパターンを印
加するステップであり、 （ｃ）前記デジタルテスタにより前記ＰＬＬ内部信号情
報へアクセスし、抽出し且つ解釈するステップが、 （１）前記ＰＬＬ入力端子へ接続された送信媒体内のデ
ータエネルギを検知すると前記ＰＬＬのレシーバ回路に
より活性化される信号検知（ＳＤ）信号をモニタし且つ
前記ＳＤ信号が活性化される場合にタイマーを開始さ
せ、 （２）前記入力データと前記インターフェースの周波数
ポートを介してのＰＬＬローカルクロックとの間の周波
数差値が安定化し前記ＰＬＬがロック状態となることを
表わすまで前記周波数差値を読取り、 （３）前記ＰＬＬ採取時間を決定するために最初のＳＤ
活性化の時間と最初のＰＬＬがロックされる時間との間
の時間間隔を測定する、上記各ステップを有することを
特徴とする方法。 - 【請求項１３】 外部励起を使用して前記ＰＬＬの周波
数ステップ応答をデジタル的にテストする請求項８の方
法において、 （ａ）前記ＰＬＬを特定の形態とするステップが前記イ
ンターフェースのループ形態ポートを介してＰＬＬルー
プフィルタを通常の動作モード用の特定の形態とするス
テップであり、 （ｂ）前記ＰＬＬの入力端子へデジタル入力パターンを
印加するステップが周波数ステップ入力信号を印加する
ステップであり、 （ｃ）前記デジタルテスタにより前記ＰＬＬ内部信号情
報にアクセスし、抽出し且つ解釈するステップが前記イ
ンターフェースの周波数ポートを介して回復周波数を読
取るステップを有している、ことを特徴とする方法。 - 【請求項１４】 内部励起を使用して前記ＰＬＬの周波
数ステップ応答をデジタル的にテストする請求項８の方
法において、 （ａ）前記ＰＬＬを特定の形態とするステップが前記イ
ンターフェースのループ形態ポートを介してＰＬＬルー
プフィルタを通常の動作モードに対して特定の形態とす
るステップであり、 （ｂ）前記ＰＬＬの入力端子へデジタル入力パターンを
印加するステップが連続的なデータパターンを印加する
ステップであり、 （ｃ）前記デジタルテスタにより前記ＰＬＬ内部信号情
報にアクセスし、抽出し且つ解釈するステップが、 （１）前記ＰＬＬがロック状態を獲得した後に前記イン
ターフェースの周波数ポートを介して前記入力データと
ＰＬＬローカルクロックとの間の周波数差値を読取り、 （２）前記インターフェースの前記周波数ポートのスケ
ーリング係数により割算した所望の周波数ステップに等
しい周波数オフセット値を前記周波数差値へ加算するか
又は減算することにより内部励起として周波数ステップ
値を発生し、 （３）前記周波数ステップ値を前記インターフェースの
前記周波数ポートへ書込むことにより前記周波数ステッ
プ値に等しい量だけ回復周波数値を変化させ、 （４）前記インターフェースの前記周波数ポートを介し
て回復周波数を読取る、上記各ステップを有することを
特徴とする方法。 - 【請求項１５】 前記ＰＬＬの位相ステップ直線性をデ
ジタル的にテストする請求項８の方法において、 （ａ）前記ＰＬＬを特定の形態とするステップが前記イ
ンターフェースのループ形態ポートを介してＰＬＬルー
プフィルタを開ループ動作モード用に特定の形態とする
ステップであり、 （ｂ）前記デジタルテスタにより前記ＰＬＬ内部信号情
報へアクセスし、抽出し且つ解釈するステップが、 （１）前記インターフェースの位相ポートへ書込むこと
によりＰＬＬ回復クロックの位相をプリセットするため
にＰＬＬ周波数制御オシレータ出力をマイクロステップ
動作し、 （２）位相直線性を決定するために隣接するステップ間
の位相差を測定する、上記各ステップを有することを特
徴とする方法。 - 【請求項１６】 前記ＰＬＬのロック及びサイクルスリ
ッピングをデジタル的にテストするための請求項８の方
法において、 （ａ）前記ＰＬＬを特定の形態とするステップが前記イ
ンターフェースのループ形態ポートを介してＰＬＬルー
プフィルタを通常の動作モードに対し特定の形態とする
ステップであり、 （ｂ）前記デジタルテスタにより前記ＰＬＬ内部信号情
報へアクセスし、抽出し且つ解釈するステップが、 （１）ＰＬＬ位相−周波数変換器出力信号を読取り且つ
前記出力信号の周期に対し平均値を計算し、 （２）前記周期計算の一様性をチェックし且つ非一様性
の場合には前記サイクルスリッピング又計算の一様性の
場合には前記ロック状態を決定する、上記各ステップを
有することを特徴とする方法。 - 【請求項１７】 前記ＰＬＬのウインドトランケーショ
ン及び静的整合エラーをデジタル的にテストする請求項
８の方法において、 （ａ）前記ＰＬＬを特定の形態とするステップが前記イ
ンターフェースのループ形態ポートを介してＰＬＬルー
プフィルタを通常動作モードに対し特定の形態とするス
テップであり、 （ｂ）前記ＰＬＬの入力端子へデジタル入力パターンを
印加するステップが前記ＰＬＬのローカルクリスタル周
波数に対して同期した入力データパターンを印加するス
テップであり、 （ｃ）前記デジタルテスタにより前記ＰＬＬ内部信号情
報へアクセスし、抽出し且つ解釈するステップが、 （１）前記インターフェースの位相ポートを介してＰＬ
Ｌ位相−周波数変換器出力周波数を読取り、 （２）ＰＬＬフィルタ積分経路及び比例経路をディスエ
ーブルした状態で前記ＰＬＬを開ループ動作モード形態
とさせ、 （３）前記インターフェースの位相ポートを介してＰＬ
Ｌ回復クロックの位相をステップ動作させることにより
ＰＬＬ回復データ信号を転化させ、 （４）位相直線性テストの結果に基づいて前記転化させ
た回復データに対して複数個の位相補正を適用する、上
記各ステップを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US731963 | 1991-07-18 | ||
| US07/731,963 US5295079A (en) | 1991-07-18 | 1991-07-18 | Digital testing techniques for very high frequency phase-locked loops |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07120533A true JPH07120533A (ja) | 1995-05-12 |
Family
ID=24941628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190743A Pending JPH07120533A (ja) | 1991-07-18 | 1992-07-17 | 非常に高い周波数のフェーズロックループ用デジタルテスト技術 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5295079A (ja) |
| EP (1) | EP0523953A1 (ja) |
| JP (1) | JPH07120533A (ja) |
| KR (1) | KR930003565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973571A (en) * | 1997-02-27 | 1999-10-26 | Nec Corporation | Semiconductor integrated circuit having a phase locked loop |
| JP2011242399A (ja) * | 2010-05-19 | 2011-12-01 | Tektronix Inc | 位相過渡応答測定方法 |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402443A (en) * | 1992-12-15 | 1995-03-28 | National Semiconductor Corp. | Device and method for measuring the jitter of a recovered clock signal |
| JPH10504608A (ja) * | 1994-07-26 | 1998-05-06 | ザ、プロクター、エンド、ギャンブル、カンパニー | 布帛用日光退色保護のためのサンスクリーンを含有するリンス添加布帛柔軟剤組成物 |
| DE19581748T1 (de) * | 1995-07-20 | 1997-08-21 | Advantest Corp | Mit einem externen Taktsignal synchronisiertes Halbleitertestgerät |
| US5999571A (en) * | 1995-10-05 | 1999-12-07 | Silicon Image, Inc. | Transition-controlled digital encoding and signal transmission system |
| US5825824A (en) * | 1995-10-05 | 1998-10-20 | Silicon Image, Inc. | DC-balanced and transition-controlled encoding method and apparatus |
| US5974464A (en) * | 1995-10-06 | 1999-10-26 | Silicon Image, Inc. | System for high speed serial video signal transmission using DC-balanced coding |
| US5889936A (en) * | 1995-11-22 | 1999-03-30 | Cypress Semiconductor Corporation | High speed asynchronous digital testing module |
| DE19546632A1 (de) * | 1995-12-14 | 1997-06-19 | Thomson Brandt Gmbh | Digitale Detektorschaltung zur Rückgewinnung des Bittaktes aus einem Datenstrom |
| US5960405A (en) * | 1997-02-05 | 1999-09-28 | Fox Enterprises, Inc. | Worldwide marketing logistics network including strategically located centers for frequency programming crystal oscillators to customer specification |
| US5952890A (en) * | 1997-02-05 | 1999-09-14 | Fox Enterprises, Inc. | Crystal oscillator programmable with frequency-defining parameters |
| JP2950370B2 (ja) * | 1997-03-27 | 1999-09-20 | 日本電気株式会社 | Ｐｌｌジッタ測定方法及び集積回路 |
| JPH1138100A (ja) * | 1997-07-18 | 1999-02-12 | Advantest Corp | 半導体試験装置 |
| CA2220622C (en) | 1997-11-03 | 2004-03-30 | Aubin P. J. Roy | Method and circuit for built in self test of phase locked loops |
| US6049255A (en) * | 1998-06-05 | 2000-04-11 | Telefonaktiebolaget Lm Ericsson | Tuning the bandwidth of a phase-locked loop |
| FR2779588B1 (fr) | 1998-06-05 | 2000-07-13 | Sgs Thomson Microelectronics | Dispositif de generation d'un signal de commande dephase par rapport a un signal de synchronisation externe |
| US6188255B1 (en) * | 1998-09-28 | 2001-02-13 | Cypress Semiconductor Corp. | Configurable clock generator |
| US6823133B1 (en) | 1999-11-15 | 2004-11-23 | Lexmark International, Inc. | Apparatus and method for electronic control of DC motor using an all-digital phase-locked loop |
| US6696828B2 (en) | 1999-11-30 | 2004-02-24 | Kabushiki Kaisha Toshiba | Integrated circuit and lot selection system therefor |
| US6834367B2 (en) * | 1999-12-22 | 2004-12-21 | International Business Machines Corporation | Built-in self test system and method for high speed clock and data recovery circuit |
| JP3639809B2 (ja) | 2000-09-01 | 2005-04-20 | キヤノン株式会社 | 電子放出素子，電子放出装置，発光装置及び画像表示装置 |
| US6459253B1 (en) * | 2000-09-05 | 2002-10-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Bandwidth calibration for frequency locked loop |
| GB0204983D0 (en) * | 2002-03-02 | 2002-04-17 | Burbidge Martin J | A simple digital only capture approach to aid transient step response and transfer function monitoring of charge pump phase locked loops |
| US6836167B2 (en) * | 2002-07-17 | 2004-12-28 | Intel Corporation | Techniques to control signal phase |
| US6703875B1 (en) * | 2002-07-29 | 2004-03-09 | Cisco Technology, Inc. | Device for emulating phase-locked loop and method for same |
| GB2393794B (en) * | 2002-10-01 | 2004-11-24 | Motorola Inc | Module, system and method for testing a phase locked loop |
| US8284886B2 (en) * | 2003-01-17 | 2012-10-09 | Texas Instruments Incorporated | Radio frequency built-in self test for quality monitoring of local oscillator and transmitter |
| US7463310B2 (en) * | 2003-08-14 | 2008-12-09 | Broadcom Corporation | BTSC pilot signal lock |
| TWI267827B (en) * | 2003-08-28 | 2006-12-01 | Mediatek Inc | Detector for detecting information carried by a signal having a sawtooth-like shape |
| US7009905B2 (en) * | 2003-12-23 | 2006-03-07 | International Business Machines Corporation | Method and apparatus to reduce bias temperature instability (BTI) effects |
| KR100576827B1 (ko) * | 2004-02-20 | 2006-05-10 | 삼성전자주식회사 | 주파수 측정회로 및 이를 이용한 반도체 메모리 장치 |
| US8073042B1 (en) | 2005-04-13 | 2011-12-06 | Cypress Semiconductor Corporation | Recursive range controller |
| US7906982B1 (en) | 2006-02-28 | 2011-03-15 | Cypress Semiconductor Corporation | Interface apparatus and methods of testing integrated circuits using the same |
| US8736323B2 (en) * | 2007-01-11 | 2014-05-27 | International Business Machines Corporation | Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops |
| CN101498761B (zh) * | 2008-02-02 | 2011-11-16 | 北京芯慧同用微电子技术有限责任公司 | 锁相环系统的阶跃响应性能的测试方法 |
| IT1398937B1 (it) * | 2010-02-17 | 2013-03-28 | St Microelectronics Srl | Metodo per eseguire un testing elettrico di dispositivi elettronici |
| US9759772B2 (en) | 2011-10-28 | 2017-09-12 | Teradyne, Inc. | Programmable test instrument |
| US10776233B2 (en) | 2011-10-28 | 2020-09-15 | Teradyne, Inc. | Programmable test instrument |
| CN103441758A (zh) * | 2013-09-05 | 2013-12-11 | 中国电子科技集团公司第十研究所 | 锁相环环路带宽测试算法模块 |
| US9331822B1 (en) * | 2015-07-08 | 2016-05-03 | Ncku Research And Development Foundation | Clock and data recovery circuit and method for estimating jitter tolerance thereof |
| CN106526462B (zh) * | 2016-11-04 | 2019-03-12 | 上海航天测控通信研究所 | 一种数字电路系统的测试方法 |
| US11070214B1 (en) * | 2020-10-14 | 2021-07-20 | Mellanox Technologies Denmark Aps | Test circuit for a digital phase-locked loop |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4563657A (en) * | 1982-03-15 | 1986-01-07 | Codex Corporation | Frequency synthesizer and digital phase lock loop |
| US4682116A (en) * | 1983-03-11 | 1987-07-21 | General Signal Corporation | High speed phase locked loop filter circuit |
| US4804964A (en) * | 1985-08-09 | 1989-02-14 | Nissan Motor Company, Limited | Loran-C signal receiving apparatus |
| US4701920A (en) * | 1985-11-08 | 1987-10-20 | Eta Systems, Inc. | Built-in self-test system for VLSI circuit chips |
| US4816750A (en) * | 1987-01-16 | 1989-03-28 | Teradyne, Inc. | Automatic circuit tester control system |
| JPS63286781A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | 回路の試験方法 |
| JP2581074B2 (ja) * | 1987-05-20 | 1997-02-12 | ソニー株式会社 | デジタルｐｌｌ回路 |
| US4862067A (en) * | 1987-06-24 | 1989-08-29 | Schlumberger Technologies, Inc. | Method and apparatus for in-circuit testing of electronic devices |
| NL8800374A (nl) * | 1988-02-16 | 1989-09-18 | Philips Nv | Geintegreerde monolithische schakeling met een testbus. |
| US4888548A (en) * | 1988-03-31 | 1989-12-19 | Hewlett-Packard Company | Programmatically generated in-circuit test of digital to analog converters |
| US4975641A (en) * | 1988-07-14 | 1990-12-04 | Sharp Kabushiki Kaisha | Integrated circuit and method for testing the integrated circuit |
| US4926363A (en) * | 1988-09-30 | 1990-05-15 | Advanced Micro Devices, Inc. | Modular test structure for single chip digital exchange controller |
| US5073907A (en) * | 1990-01-30 | 1991-12-17 | California Institute Of Technology | Digital phase-lock loop |
-
1991
- 1991-07-18 US US07/731,963 patent/US5295079A/en not_active Expired - Lifetime
-
1992
- 1992-07-14 EP EP92306424A patent/EP0523953A1/en not_active Withdrawn
- 1992-07-16 KR KR1019920012701A patent/KR930003565A/ko not_active Application Discontinuation
- 1992-07-17 JP JP4190743A patent/JPH07120533A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973571A (en) * | 1997-02-27 | 1999-10-26 | Nec Corporation | Semiconductor integrated circuit having a phase locked loop |
| JP2011242399A (ja) * | 2010-05-19 | 2011-12-01 | Tektronix Inc | 位相過渡応答測定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0523953A1 (en) | 1993-01-20 |
| KR930003565A (ko) | 1993-02-24 |
| US5295079A (en) | 1994-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07120533A (ja) | 非常に高い周波数のフェーズロックループ用デジタルテスト技術 | |
| Sunter et al. | BIST for phase-locked loops in digital applications | |
| US7558991B2 (en) | Device and method for measuring jitter | |
| US5623497A (en) | Bit error rate measurement apparatus | |
| US7737739B1 (en) | Phase step clock generator | |
| US5406209A (en) | Methods and apparatus for testing circuit boards | |
| US20050069031A1 (en) | Circuit and method for measuring jitter of high speed signals | |
| US6934648B2 (en) | Jitter measurement circuit for measuring jitter of measurement target signal on the basis of sampling data string obtained by using ideal cyclic signal | |
| US20080247451A1 (en) | Measurement apparatus, measurement method, test apparatus, electronic device, and recording medium | |
| EP1024367B1 (en) | Frequency measurement test circuit and semiconductor integrated circuit having the same | |
| JPH0210389B2 (ja) | ||
| EP3598646B1 (en) | Self-testing of a phase-locked loop using a pseudo-random noise | |
| JP5328096B2 (ja) | ジッタ測定装置、ジッタ測定方法、試験装置、及び電子デバイス | |
| US7949922B2 (en) | Test apparatus, shift amount measuring apparatus, shift amount measuring method and diagnostic method | |
| JP5064610B2 (ja) | アナログクロックモジュール | |
| JP3413342B2 (ja) | ジッタ測定方法及び半導体試験装置 | |
| EP1148340B1 (en) | All digital built-in self-test circuit for phase-locked loops | |
| US7136799B2 (en) | Mixed signal delay locked loop characterization engine | |
| US11018679B1 (en) | On-chip phase-locked loop response measurement | |
| US7759926B2 (en) | Dynamic phase offset measurement | |
| JP3847150B2 (ja) | 半導体集積回路とそのジッタ測定方法 | |
| JP3601680B2 (ja) | Ｉｃテスタ | |
| KR20010045334A (ko) | 저속의 테스트 장비를 이용한 고속 반도체 디바이스테스트 장치 | |
| US7092827B2 (en) | Edge placement accuracy of signals generated by test equipment | |
| JPH05256882A (ja) | 非同期校正回路及び周波数検出回路 |